动态存储器制造技术

本发明专利技术通过缩短ＤＲＡＭ芯片内的数据总线实现数据传送高速化，该ＤＲＡＭ中备有：分割成多个配置，对分割成多组的工作进行控制的多个子阵列（１１），对应各子阵列平行于芯片的第一边（Ｘ）形成的，对来自对应的子阵列的读出放大器２４的数据进行传送的多条数据线ＤＱｉ，共同连接对应多个组中的各１个子阵列的数据线对其数据有选择的放大，平行于芯片第二边（Ｙ）配置的多条数据线缓冲器多路转换器（１２），和与其相对应连接并平行于芯片第二边配置的多个数据输入／输出缓冲器（１３）。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体存储装置，特别是涉及要求在数据输入输出通道上非常高速的传送数据的动态存储器(DRAM)。在动态存储器中通常把存储单元阵列分割成多个单元阵列(子阵列)，是采用使其中的几个同时工作的单元阵列分开工作方式。这种方式是为了减少占行系操作的消耗电流多的位线的充放电电流。子阵列的分割数与工作速度有很大的关系。如果1个子阵列的规模很大，则字线的电容变得过大，而使其上升速度和下降速度变慢，位线电容变得过大使位线间的电位差变小，由于子阵列的位线电位的放大工作变慢而使存储芯片的整个工作速度变慢，因此随着元件的微型化，DRAM的存储容量变得越大，子阵列的分割数增加的就越多。从来的通用DRAM芯片对应多种位结构(×1、×4、×8、×16等)有多种封装结构(DIP、SOJ、TSOP和ZIP等)。为此，如图4所示，把用于放大数据线42的数据的DQ缓冲器43配置在各个子阵列41附近，把全部的DQ缓冲器43的数据汇集到配置在芯片上的1个地方(在图4中是在芯片中央)上的多路转换器44中，将对应位结构的位数的数据输出给对应封装结构位置的输入输出缓冲器(I/O缓冲器)45。然而，上述的DRAM，本文档来自技高网...

【技术保护点】
一种动态存储器，其特征在于包括：具有彼此配置成矩阵状的动态存储单元的子阵、分别沿芯片的互相垂直方向的第一边（Ｘ）和第二边（Ｙ）分割成多个配置对分割成多组的动作进行控制的多个子阵列（１１）；连接在上述各子阵列中同一行的存储单元，并分别平行上述存储芯片第一边形成的多条字线（ＷＬ１、ＷＬ２，ＷＬｉ）；分别连接上述各子阵列中同一列存储单元，与相对上述存储芯片的第一边垂直的第二边平行形成的多条位线（ＢＬ１、ＢＬ２、ＢＬｉ）；分别对从在上述各子阵列中分别选择的行的存储单元读出的电位进行读出放大的多个读出放大器（２４）；分别对应上述各子阵列平行于上述位线形成的和用于传送对应子阵列的上述多个读出放大器中的被选...

【技术特征摘要】
【国外来华专利技术】JP 1994-9-22 227614/941.一种动态存储器，其特征在于包括具有彼此配置成矩阵状的动态存储单元的子阵、分别沿芯片的互相垂直方向的第一边(X)和第二边(Y)分割成多个配置对分割成多组的动作进行控制的多个子阵列(11)；连接在上述各子阵列中同一行的存储单元，并分别平行上述存储芯片第一边形成的多条字线(WL1、WL2，WLi)；分别连接上述各子阵列中同一列存储单元，与相对上述存储芯片的第一边垂直的第二边平行形成的多条位线(BL1、BL2、BLi)；分别对从在上述各子阵列中分别选择的行的存储单元读出的电位进行读出放大的多个读出放大器(24)；分别对应上述各子阵列平行于上述位线形成的和用于传送对应子阵列的上述多个读出放大器中的被选择的列的读出放大器的数据的多条数据线(DQ1，DQ2，DQi)；分别与对应上述多个组中的各一个子阵列的多条数据线共同连接的、有选择地对上述多条数据线来的数据进行放大，并平行于上述存储器芯片的第二边配置的多条数据线缓...

【专利技术属性】
技术研发人员：荻原正毅，高濑觉，樱井清史，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]