高速同步动态随机存取存储器制造技术

本发明专利技术提供了一个具有提高的运行速度和只需有限布局面积的ＳＤＲＡＭ。在同步ＤＲＡＭ中，至少一部分要连续执行的信号处理分为众多步骤，该众多步骤与外加的外部时钟保持同步而并行地执行，因而提高运行速度。该同步ＤＲＡＭ包括众多用于并行地执行众多步骤的管道，插入于众多管道中每对管道之间并用于控制相邻管道之间信号流通的门，及用外部时钟产生脉冲控制信号并将该控制信号加到门上对门进行控制的门控制装置。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种同步动态RAM(此后称为SDRAM)，其中用于连续执行诸如向存储单元阵列写数据或从其中读数据之类的信号处理的顺序电路分为多段管道，这些管道与外加的外部时钟保持同步而并行操作，因而提高了运行速度。更具体说，本专利技术涉及具有允许较高运行速度的管道结构的SDRAM。近年来，即使在动态RAM(DRAM)中也需要提高运行速度。以读操作为例，DRAM完成以下操作例如，将访问存储单元所需地址信号进行译码，对位线充电，对存储单元阵列内的检测放大器或类似电路加以驱动，然后通过数据输出电路提供检测放大器的输出量。DRAM的运行速度决定于连续进行处理所需全部处理时间。如包括一类处理在内的某些处理可并行执行，则并行执行的操作中所需最长处理时间加到其它操作所需时间上。这样就决定了运行速度。提高DRAM运行速度的一个方法是增加可并行执行的操作与所有其它操作的比例。然而，为了访问字线或位线，需要译码所产生的信号。这类操作无法与任何其它操作并行执行。提高DRAM运行速度的另一个方法是作如下安排要连续操作的电路(此后称为顺序电路)分为多段执行，及这些多段与外加的外部时钟同步而并行操作。因而D本文档来自技高网...

【技术保护点】
一个同步ＤＲＡＭ，其中至少一部分要连续执行的信号处理分为从多步骤，所述众多步骤与外加的外部时钟保持同步而并行地执行，所述同步ＤＲＡＭ包括：众多管道（１１，１２…）并行地执行所述众多步骤；众多门（２１－Ａ，２１－Ｂ，２１－Ｍ，２２－Ａ，２２－Ｂ，２２－Ｎ…）中的每一个门插入于所述众多管道（１１，１２，…）中的每一对管道间，并且控制相邻管道间的信号流通；以及门控制电路（３１，３２，…）中每个电路从所述外部时钟产生一个控制信号及将所述控制信号加到门上对门进行控制，从而在前一段管道的输出量最后完成前一瞬间使门进入传送态，或在前一段管道输出量传送至下一段管道后，紧接着使门进入非传送态。２．根据权利要求１...

【技术特征摘要】
JP 1995-8-17 209655/951.一个同步DRAM，其中至少一部分要连续执行的信号处理分为从多步骤，所述众多步骤与外加的外部时钟保持同步而并行地执行，所述同步DRAM包括众多管道(11，12…)并行地执行所述众多步骤；众多门(21-A，21-B，21-M，22-A，22-B，22-N…)中的每一个门插入于所述众多管道(11，12，…)中的每一对管道间，并且控制相邻管道间的信号流通；以及门控制电路(31，32，…)中每个电路从所述外部时钟产生一个控制信号及将所述控制信号加到门上对门进行控制，从而在前一段管道的输出量最后完成前一瞬间使门进入传送态，...

【专利技术属性】
技术研发人员：筱崎直治，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]