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本发明通过缩短ＤＲＡＭ芯片内的数据总线实现数据传送高速化，该ＤＲＡＭ中备有：分割成多个配置，对分割成多组的工作进行控制的多个子阵列（１１），对应各子阵列平行于芯片的第一边（Ｘ）形成的，对来自对应的子阵列的读出放大器２４的数据进行传送的多条数...
该专利属于株式会社东芝所有，仅供学习研究参考，未经过株式会社东芝授权不得商用。

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