半导体数据存储电路装置及其检查方法以及替换该装置中有缺陷单元的方法制造方法及图纸

本发明专利技术的课题是提供不论通常工作用的位宽如何可以改变试验工作用的位宽的半导体存储电路装置及其检查方法。在半导体芯片的存储器芯内具有由行数和列数之积的存储单元数构成的存储单元阵列１、１位的输入输出线与存储单元阵列１的通常工作用的在存储器芯内形成的存储单元阵列１预先设定的列数即４列、８列或２列对应的输入输出电路和存储单元阵列１的试验工作用的在存储器芯内形成的不论与通常工作时的输入输出电路的１位的输入线或输出线或输入输出线对应的列数如何而１位的输入输出线都与存储单元阵列１的恒定的列数即２列对应的检查电路。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】
专利说明半导体数据存储电路装置及其检查方法以及 替换该装置中有缺陷单元的方法 [专利技术所属的
]本专利技术涉及。附图说明图19是表示作为现有的半导体数据存储电路装置的一例的装设了SRAM芯的系统LSI的结构的框图，图中，101是半导体芯片，102是端子(焊区)，103是存储器芯(RAM芯)，104是逻辑电路，105是有选择地切换逻辑电路104和试验工作用的端子202的切换电路。图20是表示图19中的存储器芯103的结构的框图，图中，106是由8个行数与16个列数之积的存储单元数构成的存储单元阵列，106a是8×16＝128个存储单元(以下，称为「单元」)，106b是16条位线，106c是8条字线，107是行译码器，108是预充电电路，109和110是列译码器，111是每2列的8个2对1的多路转换器，112是每4列的4个2对1的信号分离器，113是每4列的4个2对1的多路转换器，114是每2列的8个读出放大器，115是每2列的8个写入驱动器，116是每4列的4个输入缓冲器，117是每4列的4个输出缓冲器，D0～D3是每4列的4个数据输入管脚，Q0～Q3是每4列的4个数据输出管脚。即，图20的存储单元阵列106是8行×16列的单元结构，同时，输入输出数据的每1位对应4列，所以，成为32字×4位的结构。下面，说明其工作。如果由输入行译码器107的行地址指定了行、由输入列译码器109和110的列地址指定了列，则在写入模式时，数据输入管脚D0～D3的数据经过输入缓冲器116、信号分离器112、写入驱动器115以及多路转换器111写入指定行和指定列的单元。另一方面，在读出模式时，指定行和指定列的单元的数据经过多路转换器111、读出放大器114、多路转换器113以及输出缓冲器117，从数据输出管脚Q0～Q3读出。图21是表示图19的存储器芯103内包含检查电路时的内部结构的框图，图中，118是每4列的4个2对1的多路转换器，119是每4列的4个2对1的信号分离器，120是控制器，121a及121b是列地址选择器，122是行地址选择器，TD0～TD3是试验数据输入管脚，TQ0～TQ3是试验数据输出管脚。其他结构和图20的结构相同，用相同的符号表示。下面，说明图21的工作。输入到控制器120的工作模式切换信号是通常工作模式时，各多路转换器118与数据输入管脚D0～D3连接，列地址选择器121a及121b选择列地址，行地址选择器122选择行地址。这时，和上述图20的工作相同。另一方面，输入到控制器120的工作模式切换信号是试验工作模式时，各多路转换器118与试验数据输入管脚TD0～TD3连接，列地址选择器121a及121b选择试验列地址，行地址选择器122选择试验行地址。这时，由输入到行译码器107的试验行地址指定行，由输入到列译码器109和110的试验列地址指定列。在写入模式时，试验数据输入管脚TD0～TD3的数据经过输入缓冲器116、多路转换器118、信号分离器112、写入驱动器115和多路转换器111写入指定行和指定列的单元。另一方面，在读出模式时，指定行和指定列的单元的数据经过多路转换器111、读出放大器114、多路转换器113、信号分离器119和输出缓冲器117从试验数据输出管脚TQ0～TQ3读出。即，在图21的试验工作模式中，和通常工作模式时一样，是8行×16列的单元结构，同时，输入输出试验数据的每1位对应4列，所以，成为32字×4位的结构。因此，根据32字×4位用的检查程序进行制造时工作的检查。现有的半导体数据存储电路装置的芯片具有以上所述的结构，所以，在通常工作用的输入输出管脚多时，难于确保试验工作用的输入输出管脚，这就是本专利技术所要解决的课题。另外，还要解决这样的课题在通常工作用的数据输入输出电路的1位对应多个列数时，试验工作时间将延长，从而制造成本提高。另外，还要解决这样的课题对于每个位/字结构的不同存储器芯，必须作成不同的检查程序，开发成本提高，同时不能实现有效的试验工作。例如，即使存储单元阵列是由相同的8行×8列构成的64单元结构时，在字·位结构为16字×4位、32字×2位和64字×1位时，相同的第0位、第10个地址的单元有缺陷时，如图22(1)、(2)、(3)所示，有缺陷单元的物理位置不同，所以，需要与存储单元阵列的字·位结构相应的检查算法，用于替换该有缺陷单元的有缺陷单元的替换方法也必须根据存储单元阵列的字·位结构进行研究。另外，还要解决这样的课题在相同的芯片上存在行数和列数不同的多个存储器芯时，为了1个芯片制造时的工作试验，需要多个检查程序，从而开发成本(检查成本)提高。另外，还要解决这样的课题在相同的芯片上存在行数和列数不同的多个存储器芯并且存在类型不同的存储器芯时，为了1个芯片制造时的工作试验，需要极多的检查程序，从而开发成本(检查成本)大大提高。另外，还要解决这样的课题现有的半导体数据存储电路装置的芯片具有以上所述的结构，所以，将用于替换有缺陷单元的预备存储单元阵列设置在相同的存储器芯内时，无法在预备存储单元阵列的替换前进行试验。另外，还要解决这样的课题在存储单元阵列的单元的缺陷是由工作速度引起时，不能保证用于替换该有缺陷单元的预备存储单元阵列可以消除缺陷。另外，还要解决这样的课题在相同的芯片上存在行数和列数不同的多个存储单元阵列时，将用于对各个存储单元阵列替换有缺陷单元的预备存储单元阵列设置在相同的存储器芯内时，从检查到替换的处理非常繁杂，从而效率降低。本专利技术就是考虑了上述课题而提出的，目的在提供减少了制造时工作试验的输入输出管脚的半导体数据存储电路装置及其检查方法。另外，本专利技术的目的在于，提供缩短了制造时工作试验时间的半导体数据存储电路装置及其检查方法。另外，本专利技术的目的在于，提供即使位/字结构不同时也可以用相同的检查程序进行试验的半导体数据存储电路装置及其检查方法。另外，本专利技术的目的在于，提供在相同的芯片上存在行数和列数不同的多个存储器芯时也可以用共同的检查程序进行试验的半导体数据存储电路装置及其检查方法。另外，本专利技术的目的在于，提供在相同的芯片上存在行数和列数不同的多个存储器芯并且存在类型不同的存储器芯时对于各类型都可以用共同的检查程序进行试验的半导体数据存储电路装置及其检查方法。另外，本专利技术的目的在于，提供将用于替换有缺陷单元的预备存储单元阵列设置在相同的存储器芯内时也可以有效地进行有缺陷单元的替换的半导体数据存储电路装置及该有缺陷单元的替换方法。另外，本专利技术的目的在于，提供在相同的芯片上存在行数和列数不同的多个存储单元阵列时将用于对各个存储单元阵列替换有缺陷单元的预备存储单元阵列设置在相同的存储器芯内时可以统一而有效地进行从检查到替换的处理的半导体数据存储电路装置及其有缺陷单元替换方法。按照本专利技术，在半导体芯片的存储器芯内，具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作的配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储单元阵列的第1指定列数配置的数据输入输出电路以及用于上述存储单元阵列的制造时检查的配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试本文档来自技高网...

【技术保护点】
一种半导体数据存储电路装置，其特征在于，具有： 在半导体芯片的存储器芯内由配置为１个或多个行和多个列的多个存储单元构成的存储单元阵列； 用于上述存储单元阵列的通常工作的配置在上述存储器芯内的与各自的１位对应的数据输入线或数据输出线或数据输入输出线按上述存储单元阵列的第１指定列数配置的数据输入输出电路；以及 用于上述存储单元阵列的制造时检查的配置在上述存储器芯内的与各自的１位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按与第１指定列数不同的上述存储单元阵列的第２指定列数配置的检查电路。

【技术特征摘要】
JP 2001-2-9 34411/011.一种半导体数据存储电路装置，其特征在于，具有在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；用于上述存储单元阵列的通常工作的配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储单元阵列的第1指定列数配置的数据输入输出电路；以及用于上述存储单元阵列的制造时检查的配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按与第1指定列数不同的上述存储单元阵列的第2指定列数配置的检查电路。2.一种在半导体芯片上装设了多个存储器芯的半导体数据存储电路装置，其特征在于，具有在各自的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；用于上述存储单元阵列的通常工作的配置在各自的存储器芯内的与各自的1位对应的数据输入线或数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列预先设定的任意的列数配置的数据输入输出电路；以及配置在各自的存储器芯内的用于该存储器芯的存储单元阵列的制造时检查的、不论与上述通常工作用数据输入输出电路的1位的数据输入线或数据输出线或数据输入输出线对应的列数如何而各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按对存储器芯共同的上述存储单元阵列的某一恒定的列数配置的检查电路。3.如权利要求2所述的半导体数据存储电路装置，其特征在于存储单元阵列的行数和列数在多个存储器芯内是相同的，各自的存储器芯的存储单元阵列预先设定的任意的列数则与其他存储器芯的存储单元阵列预先设定的任意的列数不同。4.如权利要求2所述的半导体数据存储电路装置，其特征在于各自的存储单元阵列的行数和列数的组合与其他存储器芯的存储单元阵列的行数和列数的组合不同。5.如权利要求2所述的半导体数据存储电路装置，其特征在于存储器芯分为多个类型，对各自的存储器芯的每一类型，各自的存储单元阵列的行数和列数的组合与其他存储器芯的存储单元阵列的行数和列数的组合不同，对各自的存储器芯的每一类型，数据输入线或数据输出线或试验数据输入输出线在数据输入输出电路中配置为上述存储器芯的存储单元阵列预先设定的任意的列数，对各自的存储器芯的每一类型，不论与通常工作用数据输入输出电路的1位的各试验数据输入线或试验数据输出线或试验数据输入输出线对应的列数如何，1位的输入线或输出线或输入输出线在检查电路中都可以与对存储器芯共同的上述存储单元阵列的某一恒定的列数对应。6.一种半导体数据存储电路装置，其特征在于在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；用于上述存储单元阵列的通常工作的配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路；用于上述存储单元阵列的制造时检查的配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路；上述存储单元阵列的任意列的有缺陷存储单元的替换用而配置在上述存储器芯内由与上述检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列；以及按与上述数据输入输出电路的1位对应的上述存储单元阵列的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的切换电路。7.一种半导体数据存储电路装置，其特征在于在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；用于上述存储单元阵列的通常工作而配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路；用于上述存储单元阵列的制造时检查而配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路；上述存储单元阵列的任意列中对有缺陷存储单元的替换用而配置在上述存储器芯内的由与上述存储单元阵列制造检查时与检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列；与上述存储单元阵列直接连接的在通常工作时切换上述存储单元阵列的列的第1切换电路；以及按用上述第1切换电路处理的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的第2切换电路。8.如权利要求1所述的半导体数据存储电路装置，其特征在于具有从存储单元的任意列中对有缺陷存储单元替换用的在上述存储器芯内形成的由与上述检查电路的1位对应的上述存储单元阵列的列数的整数倍的列数构成的预备存储单元阵列；以及将包含上述有缺陷存储单元的与上述检查电路的1位对应的列数的存储单元阵列的列切换为上述预备存储单元阵列的列的切换电路。9.如按权利要求4所述的半导体数据存储电路装置，其特征在于具有设置在各自的存储器芯内的对该存储器芯的存储单元阵列的任意列的有缺陷存储单元替换用的由与设置在上述存储器芯内的上述检查电路的1位对应的列数的整数倍的列数构成的预备存储单元阵列。10.一种半导体数据存储电路装置的检查方法，其特征在于准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；准备配置在上述存储器芯内的与各自的1位数据对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路；以及准备配置在上述存储器芯内的与各自的1位数据对应的试验数据输入线或试验数据输出线或试验数据输入输出线按与第1指定列数不同的上述存储单元阵列的第2指定列数配置的检查电路，为了通过数据输入输出电路的数据输入线或数据输出线或数据输入输出...

【专利技术属性】
技术研发人员：中野裕文，宫西笃史，森实静生，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]