统一的多级单元存储器制造技术

一种统一的存储器可包括多种类型的内容，例如数据或快码或慢码。该数据或代码可以存储于单独的阵列中或公用阵列中。在阵列中，标签位可表示内容的类型，例如数据或快码或慢码或单级或多级内容。标签位可表示通信接口或ＩＯ驱动器类型。感测放大器可基于所读取数据的类型进行配置。使用闪存安全性措施来保护受保护的存储区。使用闪存安全性密钥来鉴别和批准特定的存储区。在统一的存储器中包括ＸＣＡＭ（例如，ＣＡＭ）阵列。包括统一的存储器并行性。

【技术实现步骤摘要】

本专利技术涉及存储器，且更具体地，涉及一种存储不同类型内容的存储器。
技术介绍
代码，例如操作系统、基本输入/输出系统(BIOS)或应用软件，通常存储于能够快速随机存取的存储器中且通常少量读取，例如一次几个字节。相反，数据，例如图像、视频或声音通常存储于具有慢速随机存取的存储器中且大量读取，例如多页。例如，NOR快闪存储器通常用作存储代码，而NAND快闪存储器通常用作存储数据。
技术实现思路
本专利技术提供一种用于存储例如数据和代码的多种类型内容的统一的存储器(unified memory)。在一个方面，存储系统可包括基于所读取内容类型，例如数据或代码而用于选择性配置的可配置感测放大器。在另一个方面，一些单级存储单元和其它存储单元可以是多级存储单元。在一个方面，存储系统可包括多个存储器阵列。不同类型的内容可存储于不同的存储器阵列中。单独的感测放大器可检测在相应存储器阵列中的内容。在另一方面，可配置感测放大器可以从相应的存储器阵列中检测不同类型的内容。在又一方面，标签位可存储于存储器阵列中以识别在存储器阵列中存储的内容的类型。该可配置感测放大器可基于标签位配置以检测相应的内容。附图说明图1是说明数字多级存储器数据存储系统的方块图。图2是说明图1的数字多级存储系统中一个实施例的存储子系统的方块图。图3是说明包括对单独阵列的单独感测的存储器阵列的方块图。图4是说明包括可配置感测的存储器阵列的方块图。图5是说明包括单级和多级存储单元和可配置感测的存储器阵列的方块图。图6是说明单级和多级存储单元和单独感测的存储器阵列的方块图。图7是说明包括标签位的存储器阵列的方块图。图8是说明包括内容可寻址存储器的存储器阵列的方块图。图9是说明包括扩展阵列的存储器阵列的方块图。图10是说明存储器阵列的方块图，该存储器阵列包括用于内容可寻址存储器的扩展阵列。图11是说明可配置感测放大器的示意图。图12是说明内容可寻址存储器的方块图。图13是说明二进制单元内容可寻址存储器的示意图。图14是说明三进制单元内容可寻址存储器的示意图。具体实施例方式描述了一种存储系统，其中存储器阵列包括存储不同类型内容，例如数据或代码的子阵列，或者以不同格式存储，例如单级、多级或可配置级。感测放大器可配置为基于存储单元中存储的内容而感测。代码可存储于存储器中，并利用电流或电压模式感测以高速或高功率感测。代码可以以每单元可配置的位数存储。同样，数据可存储于存储单元中，并利用不同的感测模式和每单元可配置的位数以低速和低功率感测。通过内容类型分配的部分存储单元的大小是可配置的。可存储标签位以表示内容的类型和格式，例如NxMLC(1x或2x或3x或4x，用Nx表示2N级存储单元)、快码对慢码、数据或代码、通信接口(例如USB或ATA)、IO接口(例如CMOS或LVDS)等。例如通过标签位或备用位，可以对于各个扇区存储闪存扇区密钥，并用作启动该存储扇区存取的密钥。通过控制电路，例如实时地通过CAM(内容可寻址存储器)阵列来鉴别和批准该扇区密钥。对于各个扇区(例如，扇区包括8行存储单元和8K单元)，例如通过标签位或备用位，可以存储闪存安全性措施。通过密钥鉴别和批准，安全性措施确保存储器扇区的安全性。在某一试图侵入之后，该扇区可以例如通过擦除和/或重编程，进行自损坏序列。对于在相同或不同类型内容上的相同或不同操作，可以同时存取不同部分的存储器。图1是说明数字多级位存储器阵列系统100的方块图。为了清楚起见，在图1中没有示出存储器阵列系统100的一些信号线。在一个实施例中，存储器阵列包括源极侧注入闪存技术，其在热电子编程中使用较低功率，以及基于有效注入器的Fowler-Nordheim隧穿擦除。通过在存储单元的源极上施加高电压、在存储单元的控制栅极上施加偏置电压、和在存储单元的漏极上施加偏置电流来进行编程。编程有效地使电子位于存储单元的浮栅上。通过在存储单元的控制栅极上施加高电压和在存储单元的源极和/或漏极上施加低电压，进行擦除。该擦除有效地从存储单元的浮栅中去除了电子。通过将存储单元置于电压模式感测中而进行校验(感测或读取)，该电压模式感测例如为在源极上的偏置电压、在栅极上的偏置电压、从漏极(位线)耦合至例如地的低偏置电压的偏置电流，并且在漏极上的电压为感测单元电压VCELL。该偏置电流可以独立于存储单元中存储的数据。在另一实施例中，通过将存储单元置于电流模式感测中来进行校验(感测或读取)，该电流模式感测例如为在源极上的低电压、在栅极上的偏置电压、从高电压源耦合至漏极(位线)的负载(电阻或晶体管)，并且在负载上的电压为感测电压。在一个实施例中，阵列结构和操作方法可以是在由Tran等人的标题为“Array Architectureand Operating Methods for Digital Multilevel NonvolatileMemory Intergrated Circuit System”的U.S.专利No.6,282,145中公开的，其主题并入这里作为参考。数字多级位存储器阵列系统100包括多个常规存储器阵列101、多个冗余存储器阵列(MFLASHRED)102、备用阵列(MFLASHSPARE)104和参考阵列(MFLASHREF)106。将N位数字多级单元定义为能够存储2N级的存储单元。在一个实施例中，存储器阵列系统100以4位多级单元存储一个千兆比特的数字数据，且将常规存储器阵列101等价地组织成为8,192列和32,768行。使用地址A<12:26>来选择行，而使用地址A<0:11>来选择一个字节的两列。将页定义为一组512字节，对应选中行上的1,024列或单元。由A<9:11>地址选择页。这里将行定义为包括8页。通过地址A<0:8>来选择在选中的页内的字节。而且，对于512常规数据字节的每一页，有16个通过地址A<0:3>选择的备用字节，其能够通过其它控制信号启动以存取备用阵列，并且并非常规阵列是正常的情况。可以是其它构造，例如包括1024字节的页或包括16或32页的行。参考阵列(MFLASHREF)106用作参考电压电平的参考系统，以验证常规存储器阵列101。在另一实施例中，常规存储器阵列101可包括用于存储参考电压电平的参考存储单元。通过代替常规存储器阵列101的坏的部分，使用冗余阵列(MFLASHRED)102来增加产量。备用阵列(MFLASHSPARE)104可以用于额外数据开销存储，例如用于纠错和/或存储器管理(例如，被擦除或编程的存储器选择块的状态、由选择块使用的擦除和编程周期的数量，或在选择块中坏位的数量)。在另一实施例中，数字多级位存储器阵列系统100不包括备用阵列104。数字多级位存储器阵列系统100还包括多个y驱动器电路110、多个冗余y驱动器电路(RYDRV)112、备用y驱动器电路(SYDRV)114和参考y驱动(REFYDRV)电路116。在写、读和擦除操作期间，y驱动器电路(YDRV)110控制位线(公知为列，在图1中未示出)。每个y驱动器(YDRV)110一次控制一个本文档来自技高网...

【技术保护点】
一种数据存储系统，包括：　　　　第一存储器阵列，包括第一多个存储单元；　　　　第一译码器电路，用于选择所述第一多个存储单元中的存储单元；　　　　第一感测电路，使用第一感测模式以检测所述选择的所述第一多个存储单元中所述选中的存储单元的内容；　　　　第二存储器阵列，包括第二多个存储单元；　　　　第二译码器电路，用于选择所述第二多个存储单元中的存储单元；以及　　　　第二感测电路，使用第二感测模式以检测所述第二多个存储单元中所述选择的存储单元的内容。

【技术特征摘要】
US 2003-9-9 10/6592261.一种数据存储系统，包括第一存储器阵列，包括第一多个存储单元；第一译码器电路，用于选择所述第一多个存储单元中的存储单元；第一感测电路，使用第一感测模式以检测所述选择的所述第一多个存储单元中所述选中的存储单元的内容；第二存储器阵列，包括第二多个存储单元；第二译码器电路，用于选择所述第二多个存储单元中的存储单元；以及第二感测电路，使用第二感测模式以检测所述第二多个存储单元中所述选择的存储单元的内容。2.如权利要求1的数据存储系统，其中第一和第二多个存储单元排列成段。3.如权利要求2的数据存储系统，其中所述的第一多个存储单元的段是第一尺寸，而所述第二多个存储单元的段是第二尺寸。4.如权利要求1的数据存储系统，其中第一多个存储单元在其中存储所述内容作为多级内容，而所述第二多个存储单元在其中存储所述内容作为单级内容。5.如权利要求1的数据存储系统，其中第一多个存储单元在其中存储所述内容作为多级内容，而所述第二多个存储单元在其中存储所述内容作为多级内容。6.如权利要求1的数据存储系统，其中所述第一存储器阵列存储数据，而所述第二存储器阵列存储代码。7.如权利要求6的数据存储系统，其中所述第一感测模式是电压感测模式，而所述第二感测模式是电流感测模式。8.如权利要求6的数据存储系统，其中所述的第一感测模式是电流感测模式，而所述的第二感测模式是电压感测模式。9.如权利要求1的数据存储系统，还包括第三存储器阵列，包括第三多个存储单元的；第三译码器电路，用于选择所述第三多个存储单元的一部分；以及第三感测电路，使用所述第一和第二感测模式其中之一以检测所述第三多个存储单元的所述选中部分的内容，其中所述第二多个存储单元使用多级存储在其中存储所述内容，而所述第三多个存储单元使用单级存储在其中存储所述内容。10.如权利要求9的数据存储系统，其中第一多个存储单元存储数据，而所述第二和第三多个存储单元存储代码。11.如权利要求9的数据存储系统，其中第一多个存储单元在其中存储所述内容作为多级内容。12.如权利要求9的数据存储系统，其中第一多个存储单元在其中存储所述内容作为单级内容。13.如权利要求9的数据存储系统，还包括标签位阵列，包括多个标签位单元。14.如权利要求13的数据存储系统，其中每个标签位单元存储所述第一、第二和第三多个存储单元的关联组的内容指示。15.如权利要求13的数据存储系统，还包括第四感测电路，用于检测与所述第一、第二和第三多个存储单元中所述选中的存储单元相对应的标签位，以控制所述第一和第二感测模式。16.一种存储系统，包括多个存储单元；和多个标签位单元。17.如权利要求16的数据存储系统，其中存储单元为单级或多级。18.如权利要求17的数据存储系统，其中存储单元是非易失性的。19.如权利要求17的数据存储系统，其中储单元是易失性的。20.如权利要求16的数据存储系统，其中标签位为单级或多级。21.如权利要求20的数据存储系统，其中标签位为非易失性的或易失性的。22.一种数据存储系统，包括第一存储器阵列，包括第一多个存储单元；第一译码器电路，用于选择所述第一多个存储单元中的存储单元；第二存储器阵列，包括第二多个存储单元；第二译码器电路，用于选择所述第二多个存储单元中的存储单元；以及感测电路，利用第一感测模式选择性地检测所述第一多个存储单元中所述选中存储单元的内容，并利用第二感测模式检测所述第二多个存储单元中所述选中存储单元的内容。23.如权利要求22的数据存储系统，其中第一和第二多个存储单元排列成段。24.如权利要求23的数据存储系统，其中所述的第一多个存储单元的段为第一尺寸，而所述的第二多个存储单元的段为第二尺寸。25.如权利要求22的数据存储系统，其中感测电路是可配置的。26.如权利要求25的数据存储系统，其中感测电路是可配置的以在第一和第二感测模式之间切换。27.如权利要求25的数据存储系统，其中感测电路是可配置的以在高速和低速感测模式之间切换。28.如权利要求25的数据存储系统，其中感测电路是可配置的以在多级感测模式和单级感测模式之间切换。29.如权利要求22的数据存储系统，其中第一多个存储单元存储多级内容、可配置的每个单元存储的位的数量，感测电路可配置为在所述第一多个存储单元中存储内容的可调节的位数量。30.如权利要求22的数据存储系统，其中感测电路包括感测模式配置电路，耦合至第一和第二多个存储单元中选择的存储单元，以便以所述第一或第二感测模式检测在所述选择的存储单元中存储的内容；第一类型的第一晶体管，包括其之间具有沟道的第一和第二端，以及栅极用于控制在所述沟道中的电流，并耦合至感测模式配置电路，所述第一端耦合至电源电压；电流源，包括第一端和第二端，该第一端耦合至第一类型的第一晶体管的第二端，该第二端耦合至地，电流源提供偏置电流；以及比较器，用于比较在第一类型的第一晶体管的所述第二端上的电压和参考电压，且包括表示所述比较的输出。31.如权利要求30的数据存储系统，其中感测模式配置电路包括第二类型的第一晶体管，包括其间具有沟道的第一和第二端，以及栅极用于控制所述沟道中的电流，该第二端耦合至第一或第二多个存储单元中选择的存储单元其中之一，并耦合至第一类型的第一晶体管的栅极；第一开关，包括第一端和第二端，该第一端耦合至电源电压，该第二端耦合至第二类型的第一晶体管的第一端，以在所述第一感测模式中选择性地将电源电压耦合至第二类型的所述第一晶体管；第二开关，包括第一端和第二端，该第一端耦合至第二类型的第一晶体管的第一端，该第二端耦合至第二类型的第一晶体管的栅极，以在所述第一感测模式中选择性地将第二类型的第一晶体管的所述第一端耦合至所述栅极；第三开关，包括第一端和第二端，该第一端耦合至所述选择的存储单元，该第二端耦合至地端，以在所述第一感测模式中选择性地将所述选择的存储单元接地；第四开关，包括第一端和第二端，该第一端耦合至第二类型的第一晶体管的第一端，该第二端耦合至所述的地端，以在所述第二感测模式中选择性地将所述第一端耦合至所述地端；第五开关，包括第一端和第二端，该第一端耦合至第二类型的所述第一晶体管的栅极，该第二端耦合至偏置电压端，以在所述的第二感测模式中选择性地将所述偏置电压端耦合至所述栅极；以及第六开关，包括第一端和第二端，该第一端耦合至电源电压，该第二端耦合至选择的存储单元，以在所述的第二感测模式中选择性地将所述的存储单元耦合至所述的电源电压。32.如权利要求22的数据存储系统，还包括第三存储器阵列，包括第三多个存储单元；第三译码器电路，用于选择所述第三多个存储单元中的存储单元，其中感测电路还使用所述第二感测模式选择性地检测所述第三多个存储单元中所述选择的存储单元的内容，其中所述第二多个存储单元使用多级存储在其中存储所述内容，而第三多个存储单元使用单级存储在其中存储所述内容。33.如权利要求32的数据存储系统，其中感测电路是可配置的。34.如权利要求33的数据存储系统，其中感测电路是可配置的以在第一和第二感测模式之间切换。35.如权利要求32的数据存储系统，其中第一、第二、第三多个存储单元排列成段。36.如权利要求35的数据存储系统，其中所述的第一多个存储单元的段是第一尺寸，所述的第二多个存储单元的段是第二尺寸，而所述的第三多个存储单元的扇区是第三尺寸。37.一种数据存储系统，包括第一存储器阵列，包括第一多个存储单元；第一译码器电路，用于选择所述第一多个存储单元的一部分；标签位存储器，用于存储在第一多个存储单元的相应单元中存储的内容的标签位指示符；标签位感测电路，用于检测与所述第一多个存储单元中选择的存储单元相对应的选择的标签位指示符；第一感测电路，用于利用第一或第二感测模式选择性地检测所述第一多个存储单元的所述选择部分的内容，第一和第二感测模式由对应第二存储单元的选择的标签位确定；内容可寻址存储器，包括第二多个存储单元；第二译码器电路，用于选择所述内容可寻址存储器的所述第二多个存储单元的一部分；以及第二感测电路，用于检测所述第二多个存储单元的所述选择部分的内容。38.如权利要求37的数据存储系统，其中第一多个存储单元排列成段。39.如权利要求38的数据存储系统，其中所述第一多个存储单元的第一部分的段是第一尺寸，而所述第一多个存储单元的第二部分的段是第二尺寸。40.如权利要求37的数据存储系统，其中第一感测电路是可配置的。41.如权利要求37的数据存储系统，还包括包括第三多个存储单元的扩展阵列，该第三多个存储单元存储与所述第一多个存储单元的相应部分有关的信息；扩展译码器电路，用于选择所述第三多个存储单元中的存储单元；以及扩展感测电路用于检测所述第三多个存储单元中所述选择的存储单元的内容。42.如权利要求41的数据存储系统，还包括第二扩展阵列，包括第四多个存储单元用于存储与涉及内容可寻址存储器的第二多个存储单元的相应部分有关的信息；以及第二扩展译码器，用于选择第四多个存储单元的一部分，其中该扩展感测电路检测所述第...

【专利技术属性】
技术研发人员：HV特兰，HQ阮，V萨林，LB霍尔恩，I诺吉马，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：US[美国]