用地址信号设置运行模式的方法和存储系统技术方案

一种用于设置存储装置的运行模式的存储系统、存储装置和方法，包括：存储单元阵列；行解码器和列解码器，根据多比特位地址信号分别选择存储单元阵列的行和列；以及模式控制电路，接收来自用于选择行或列的多比特位地址信号中的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，其中运行模式是脉冲长度模式，ＤＬＬ复位模式，测试模式，ＣＡＳ执行时间模式以及脉冲类型模式中的一种。

【技术实现步骤摘要】

本专利技术属于存储系统领域，更具体地，属于一种存储系统和方法，在该系统和方法中，利用多比特位地址信号来设置运行模式。
技术介绍
一些存储系统通常在很多不同的运行模式下都能运行，比如不同的数据选通模式，不同的数据脉冲长度，不同的CAS执行时间，等等。相应地，存储系统通常包括模式寄存器组(MRS)，用于编程和设置许多存储系统的运行模式。作为
技术介绍
，传统的存储器将参考图1-5来描述。图1是具有存储装置30和存储控制器20的传统存储系统10的方块图。通常，命令和地址信息从存储控制器20提供给存储装置30，数据根据命令和地址信息在两者之间通过。图2示出了传统存储装置30的数据处理方块图。如图所示，存储装置30包括输入缓冲器40、50，模式寄存器组(MRS)发生器60，命令解码器70，行地址缓冲器80，列地址缓冲器90，内部列地址发生器100，行解码器110，列解码器120，脉冲长度计数器130，存储单元阵列140，读出放大器150，以及数据输入/输出缓冲器160。这些处理块的运行将在下面更详细地描述。图3示出了地址信号MA(具有比特位1:n)和MRS表内容之间的关系。如图所示，由存储控制器20提供的地址比特位MA用来设置多种运行模式，比如DLL复位，测试模式(TM)，CAS执行时间(CL)，脉冲类型(BT)以及脉冲长度(BL)。图4图示了MRS指令序列，借此存储控制器20将脉冲长度模式传递到存储装置30。在加电序列中，存储控制器20将MRS命令170传递到存储装置30。虽然没有示出，但这是通过设置通常标记为CS_BAR、RAS_BAR、CAS_BAR、WE_BAR的命令行的逻辑数值的相应组合来完成的。同时，模式地址信号的比特位MA<0:m>和MA<m+1:n>比特位在MRS命令序列期间分别通过地址线ADDR<0:m>和ADDR<m+1:n>传送，并传递存储装置30的多种运行模式参数，如图3所示。在图3和4的例子中，当在加电阶段发出MRS命令170时，地址信号的比特位A2，A1，A0是0，1，0，相应地，脉冲长度设置为4。然后，在正常运行时，另一个MRS命令发出，而地址信号的比特位A2，A1，A0变成0，0，1，相应地，脉冲长度变为2。将针对脉冲长度的设置描述图2所示的功能块的总体运行。命令解码器70对来自CS_BAR、RAS_BAR、CAS_BAR、WE_BAR线的逻辑数值的相应组合的MRS命令进行解码。响应于对MRS命令的检测，命令解码器70设置MRS信号或者标志，以使能MRS发生器60接收通过地址线ADDR<0:m>和ADDR<m+1:n>传送的模式地址信号。然后将相应的运行模式参数存储到存储装置30的MRS表。存储装置30的一个这样的运行模式参数是脉冲长度(BL)。“脉冲长度”表示在数据脉冲模式下运行的连续操作(比如数据读取以及数据写入)的数量。例如，当BL＝4时，即使只有一个存储地址从存储控制器20提供给存储装置30，也要执行四个连续数据读取操作，以响应数据读取命令。当存储控制器20需要从存储单元阵列140读取数据或写入数据时，它就发送相应的存储访问(读取或写入)命令至存储装置30，同时还有地址线ADDR<0:n>上的行地址和列地址。存储控制器20通过设置CS_BAR、RAS_BAR、CAS_BAR、WE_BAR线的逻辑数值的相应组合来指示READ和WRITE命令，其中这些命令进而通过命令解码器70解码。存储装置30通过地址线ADDR<0:n>接收的行地址和列地址由输入缓冲器40和50进行缓冲，并且分别提供给行地址缓冲器80和列地址缓冲器90。行地址缓冲器80产生行地址RA。同时，MRS发生器60提供脉冲长度选择信号MRS_BLi至脉冲长度计数器130。该脉冲长度选择信号MRS_BLi是根据存储控制器20传递到存储装置30、并且存储在MRS寄存器中的脉冲长度BL而产生的，如上概括所述，具体地在图4中示出。脉冲长度计数器130利用脉冲长度选择信号MRS_BLi计算所需的脉冲周期(例如，BL＝4)，并且在指定脉冲周期结束时产生脉冲停止信号BS作为标志信号。脉冲长度计数器130提供BS信号给内部列地址发生器100。内部列地址发生器100也接收列地址CA。只要BS信号是激活的，内部列地址发生器100就产生内部列地址信号PCA<0:m>。内部列地址发生器100提供内部列地址信号PCA<0:m>给列地址缓冲器90，该缓冲器利用它来产生列地址CA。行地址解码器110接收行地址RA，并且从其中产生解码后的行地址或者字线WL，从而激活存储单元阵列140的相应字线。相似地，根据脉冲长度，列地址解码器120接收一系列列地址信号CA，并且从其中产生解码后的列地址或者列选择行CSL，从而激活存储单元阵列140的相应列行。数据通过读出放大器150以及数据输入/输出缓冲器160从存储单元阵列输入/输出。图5显示在存储单元阵列140中，数据如何通过来自行译码器的字线和对应于脉冲长度(例如BL＝4)的一系列列选择线CSL寻址。同时，在加电序列期间初始化设置后，有时候需要或必须改变存储系统10中的存储装置30的运行模式。例如，可能需要或必须将脉冲长度从BL＝4改变到BL＝2。在这种情况下，在传统存储系统10中，存储控制器必须发送另一个MRS命令至存储装置30，并传递新一组运行模式参数以存储在MRS表中。然而，MRS命令的重复是低效的，并降低了存储系统10的有效运行速度。因此，有益的是，提供一种能够选择或改变存储装置的运行模式而不必发出新的MRS命令的方法和存储系统。下面将说明其他和进一步的目的。
技术实现思路
根据本专利技术的一个方面，提供一种存储装置，该装置包括存储单元阵列；行解码器，根据多比特位地址信号选择存储单元阵列的行；列解码器，根据多比特位地址信号选择存储单元阵列的列；以及模式控制电路，接收来自行解码器或列解码器分别用来选择行或列的多比特位地址信号的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，其中运行模式是脉冲长度模式，DLL复位模式，测试模式，CAS执行时间模式以及脉冲类型模式中的一种。根据本专利技术的另一个方面，提供一种存储装置，该装置包括存储单元阵列；行解码器，响应于行激活命令，从而根据多比特位地址信号的n比特位来选择存储单元阵列的行；列解码器，响应于读取命令和写入命令，从而根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；以及模式控制电路，接收来自列解码器在读取和写入命令中至少一个的执行时用来选择列的多比特位地址信号中a比特位的至少一个，并根据该a比特位的至少一个来设置存储装置的运行模式，其中运行模式是脉冲长度模式，DLL复位模式，测试模式，CAS执行时间模式以及脉冲类型模式中的至少一种。在本专利技术的另一个方面中，存储装置包括存储单元阵列；第一模式产生电路，响应于模式设置命令，输出第一模式本文档来自技高网...

【技术保护点】
一种存储装置，包括：存储单元阵列；行解码器，根据多比特位地址信号选择存储单元阵列的行；列解码器，根据该多比特位地址信号选择存储单元阵列的列；以及以及模式控制电路，接收行解码器或列解码器用来分别选择行或列的多比特位地址信号中的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，其中所述运行模式是脉冲长度模式，ＤＬＬ复位模式，测试模式，ＣＡＳ执行时间模式以及脉冲类型模式中的至少一种。

【技术特征摘要】
KR 2003-10-9 70311/03;US 2004-9-29 10/951,8811.一种存储装置，包括存储单元阵列；行解码器，根据多比特位地址信号选择存储单元阵列的行；列解码器，根据该多比特位地址信号选择存储单元阵列的列；以及以及模式控制电路，接收行解码器或列解码器用来分别选择行或列的多比特位地址信号中的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，其中所述运行模式是脉冲长度模式，DLL复位模式，测试模式，CAS执行时间模式以及脉冲类型模式中的至少一种。2.如权利要求1所述的装置，其中运行模式是脉冲长度模式。3.如权利要求1所述的装置，进一步包括模式寄存器组(MRS)发生器，该发生器接收所述至少一个比特位。4.如权利要求1所述的装置，其中所述至少一个比特位没有在行解码器或列解码器分别选择行或列时使用。5.一种存储装置，包括存储单元阵列；行解码器，响应于行激活命令，从而根据多比特位地址信号的n比特位来选择存储单元阵列的行；列解码器，响应于读取命令和写入命令，从而根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；以及模式控制电路，接收多比特位地址信号中列解码器在读取和写入命令的至少一个的执行期间未用于对列的选择的a比特位中的至少一位，并根据该a比特位中的至少一位来设置存储装置的运行模式。6.如权利要求5所述的装置，其中运行模式是脉冲长度模式。7.如权利要求5所述的装置，其中运行模式是DLL复位模式，测试模式，CAS执行时间模式以及脉冲类型模式中的至少一种。8.如权利要求5所述的装置，进一步包括模式寄存器组(MRS)发生器，该发生器接收所述至少一个比特位。9.一种存储装置，包括存储单元阵列；第一模式产生电路，响应于模式设置命令，从而输出第一模式选择信号；行解码器，根据多比特位地址信号选择存储单元阵列的行；列解码器，根据该多比特位地址信号选择存储单元阵列的列；第二模式产生电路，接收来自行解码器或列解码器分别用来选择行或列的多比特位地址信号的至少一个比特位，其中并根据该至少一个比特位输出第二模式选择信号；以及模式控制电路，根据第一和第二模式选择信号中的一个，设置存储装置的运行模式。10.如权利要求9所述的装置，其中运行模式是脉冲长度模式。11.如权利要求9所述的装置，其中运行模式是脉冲长度模式，DLL复位模式，测试模式，CAS执行时间模式以及脉冲类型模式中的至少一种。12.如权利要求9所述的装置，其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。13.如权利要求9所述的装置，进一步包括解码器，该解码器对多比特位地址信号进行解码，以获得该至少一个比特位。14.如权利要求9所述的装置，其中模式控制电路包括多路复用器，其响应至少一个控制信号，从而在第一和第二模式选择信号之间切换。15.如权利要求14所述的装置，进一步包括命令解码器，用于对来自多种输入信号的命令解码，并且其中该至少一个控制信号包括来自该命令解码器的至少一个已解码的命令。16.如权利要求15所述的装置，其中该至少一个控制信号包括已解码的读取命令，已解码的写入命令，已解码的MRS命令中的至少一个。17.一种存储装置，包括存储单元阵列；第一模式产生电路，响应于模式设置命令，从而输出第一模式选择信号；行解码器，响应于行激活命令，从而根据多比特位地址信号的n比特位来选择存储单元阵列的行；列解码器，响应于读取命令和写入命令，从而根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；第二模式产生电路，接收来自列解码器在读取和写入命令中至少一个的执行期间用来选择列的多比特位地址信号的1至a比特位，并且根据该1至a比特位中的至少一位输出第二模式选择信号；以及模式控制电路，根据第一和第二模式选择信号中的一个，设置存储装置的运行模式。18.如权利要求17所述的装置，其中运行模式是脉冲长度模式。19.如权利要求17所述的装置，其中运行模式是脉冲长度模式，DLL复位模式，测试模式，CAS执行时间模式以及脉冲类型模式中的至少一种。20.如权利要求17的装置，其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。21.如权利要求17所述的装置，进一步包括解码器，该解码器对多比特位地址信号进行解码，以获得该至少一个比特位。22.如权利要求17所述的装置，其中模式控制电路包括多路复用器，其响应至少一个控制信号，从而在第一和第二模式选择信号之间切换。23.如权利要求22所述的装置，进一步包括命令解码器，用于对来自多种输入信号的命令解码，并且其中该至少一个控制信号包括来自该命令解码器的至少一个已解码的命令。24.如权利要求23所述的装置，其中该至少一个控制信号包括已解码的读取命令，已解码的写入命令，已解码的MRS命令中的至少一个。25.一种存储系统，包括存储控制器，输出多比特位地址信号；以及存储装置，接收来自存储控制器的多比特位地址信号；其中存储装置包括存储单元阵列；行解码器，根据多比特位地址信号选择存储单元阵列的行；列解码器，根据多比特位地址信号选择存储单元阵列的列；模式控制电路，接收来自行解码器或列解码器分别用来选择行或列的多比特位地址信号的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，其中运行模式是脉冲长度模式，DLL复位模式，测试模式，CAS执行时间模式以及脉冲类型模式中的一种。26.如权利要求25所述的系统，进一步包括模式寄存器组(MRS)发生器，该发生器接收该至少一个比特位。27.如权利要求25所述的系统，其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。28.如权利要求25所述的系统，其中存储装置进一步包括解码器，该解码器对多比特位地址信号进行解码，以获得该至少一个比特位。29.如权利要求25所述的系统，进一步包括多条数据线，连接在存储控制器和存储装置之间，用于传送对应于脉冲长度模式传输的数据脉冲。30.一种存储系统，包括存储控制器，输出多比特位地址信号，以及输出模式设置命令...

【专利技术属性】
技术研发人员：姜荣九，崔钟贤，郑又燮，张奇豪，崔重镛，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[]