一种抑制小信号干扰的铁电存储器存储阵列结构制造技术

本发明专利技术提供了一种提高可靠性的抑制小信号干扰的铁电存储器存储阵列结构。技术方案是：该存储阵列结构以２Ｔ／１Ｃ结构的铁电存储单元为基本组成部分，每个铁电存储单元在横方向上分别与同行的存储单元公用数据信号线ＢＬ和极板信号线ＰＬ，在纵方向上与同列的存储单元之间共用控制信号线ＷＬ和ＷＬＢ。本发明专利技术基于１Ｔ／１ＣＦｅＲＡＭ存储单元的原理，在铁电电容两端并联一个ＭＯＳ晶体管，当极板信号线升高时，通过使与铁电电容并联的ＭＯＳ晶体管导通，从而使铁电电容两端电压相等。

【技术实现步骤摘要】

本专利技术属于铁电电容存储器电路结构领域，尤其是一种抑制小信号干扰的铁 电存储器存储阵列结构。
技术介绍
铁电存储器即FeRAM是一种利用铁电电容滞回特性制造的新型存储器件。 传统的FeRAM存储单元包括2T/2C、lT/lC等不同结构。图l所示为1T/lCFeRAM存储单元结构。2T/2C单元中的两个铁电电容中存储的数据总是相反，跟1T/1C单元相比， 读出窗口大了一倍，而且因为是两个靠的很近的铁电电容进行读出比较，可以大 大降低铁电电容性能波动带来的影响，由此放宽对工艺的要求，可靠性高。目前 产品化的FeRAM大都采用2T/2C单元。但由于2T/2C单元的面积较大，是1T/1C 单元的两倍，限制了存储密度。1T/1C结构的优点是单元面积小，缺点是读出窗 口也比较小，而且由于参考单元中的铁电电容访问次数比普通单元要多很多，更 容易疲劳，因而存在可靠性问题。通常采用多个存0和存1的参考单元产 生的平均电压作为参考电压，以尽可能降低单个参考单元中铁电电容性能的波动 带来的误差。目前，商品化的FeRAM芯片里1T/1C单元的应用还不广泛，但高 密度FeRAM芯片的研发大多采用1T/1C结构。随着铁电材料性能的提高以及读 出电路的改进，采用1T/lC单元结构的FeRAM将成为产品的主流。2T/2C、1T/1C单元主要工作方式有极板线Vcc电压驱动方案和非驱动Vcc/2 半电压方案、位线驱动读出方案。以极板线Vcc电压驱动方案为例，图12是2T/2C 或1T/1C单元的极板线Vcc电压驱动方案下的等效电路。这种方案里，当读取 选中单元的存储数据时，PL电平上升到Vcc，铁电电容存储信息不同在数据线BL上会产生不同的电压差，再将此电压差放大得到存储数据。这几种驱动方案 存在的一个共同问题就是驱动信号对非选中存储单元的干扰会引起铁电电容极 化强度的下降。仍以极板线Vcc电压驱动方案为例，对于未选中的存储单元， 当PL电平上升时，理论上存储节点SN的电平也应该上升到Vcc，实际上，存 储节点与地之间存在PN结漏电流，导致存储节点电压逐渐下降，另外，存储节^ tr+A A 1、51弁Vr免爿？ Pb r A dt由亚itf^f化Apfc/土4VIT cb ;、)S由、〉存；.. at、 y+1^<<_ lKj'i丁l丄口j zlciTzr tpsn， =1丄L tti ii hj Liii ^ / _Lyj/jLio uj j vrei. u viu iieaK和寄生电容分压C^的共同作用(图12中虚线框内为等效的寄生电容Cpsn和漏电流i^k)会使得未选中单元的铁电电容上产生一个小电压。小电压不断加在未选中单元的存储电容上，产生干扰，短时间内可能影响不大，但长期下去会带来 可靠性问题。
技术实现思路
本专利技术的目的是提供一种未被选中的单元不受小信号干扰，从而提高可靠性 的抑制小信号干扰的铁电存储器存储阵列结构。本专利技术的技术方案是 一种抑制小信号干扰的铁电存储器存储阵列结构，其 特征在于所述存储阵列结构由数行和数列存储单元组成，所述存储单元由两个NMOS晶体管NM1、晶体管NM2和铁电电容Cf组成，晶体管NM1的源极为 所述存储单元的B端口，栅极为所述存储单元的G端口，其漏极与铁电电容Cf 的一端相连；NM2的源极和漏极分别与铁电电容Cf相连，其栅极为所述单元的 GB端口； Cf的一端与NMl漏极相连，另一端为所述存储单元的P端口，每个 存储单元在横方向上与同行的存储单元之间共用数据信号线BL和极板信号线 PL，在纵方向上与同列的存储单元之间共用控制信号线WL和WLB。一种抑制小信号干扰的铁电存储器存储阵列结构，其特征在于，所述存储阵 列结构由数行和数列存储单元组成，所述存储单元由一个NMOS晶体管NM和 一个PMOS晶体管PM以及一个铁电电容Cf组成，NM的源极为所述存储单元 的B端口，栅极为所述存储单元的G端口，其漏极与铁电电容Cf的一端相连； PM的源极和漏极分别与铁电电容Cf相连，其栅极与所述单元的G端口相连； Cf的一端与NM漏极相连，另一端为所述存储单元的P端口，每个存储单元在横方向上与同行的存储单元之间共用数据信号线BL和极板信号线PL，在纵方向上与同列的存储单元之间共用控制信号线WL。本专利技术的效果是本专利技术提供的存储单元结构与传统结构相比，克服了小信号干扰导致铁电电容剩余极化强度的下降从而导致存储单元读出可靠性的问题，有效提高了 FeRAM的可靠性。下而法A[pRa壬n^琉/teil7Tf士^nH/ttfrat—-vfe的i、tt rh附图说明图1 1T/lCFeRAM存储单元图2 FeRAM NMOS类型存储单元构成的存储阵列图3 FeRAM NMOS类型存储单元图4 FeRAM NMOS类型存储单元的写操作时序图5 FeRAMNMOS类型存储单元的读操作时序图6 FeRAM PMOS类型存储单元构成的存储阵列图7 FeRAM PMOS类型存储单元图8 FeRAM PMOS类型存储单元写操作时序图9 FeRAM PMOS类型存储单元读操作时序图10 2T/1C FeRAM存储单元剖面结构11 1T/1C FeRAM存储单元剖面结构12 1T/1C和2T2C存储单元在极板Vcc驱动方案下的漏电等效电路 图13 2T/1C型存储单元在极板Vcc驱动方案下的漏电等效电路具体实施方式本专利技术提出一种抑制小信号干扰的FeRAM NMOS类型存储阵列结构，该 FeRAMNMOS类型存储阵列结构以2T/1C的FeRAMNMOS存储单元为基本组 成部分。实施例一图2所示的FeRAM NMOS类型存储阵列结构，图中圆圈范围内表示FeRAM NMOS存储单元。每个FeRAMNMOS存储单元在横方向上与同行的存储单元之 间共用数据信号线BL和极板信号线PL,在纵方向上与同列的存储单元之间共 用控制信号线WL和WLB。图3所示为所述FeRAM NMOS存储单元，该存储单元由两个NMOS晶体 管NM1， NM2， 一个铁电电容Cf组成。NM1的源极为所述存储单元的B端口 ， 栅极为所述存储单元的G端口，其漏极与铁电电容Cf的一端相连；NM2的源极 和漏极分别与铁电电容Cf相连，其栅极为所述单元的GB端口。 Cf的一端与 NM1漏极相连，另一端为所述存储单元的P端口 。图4所示为FeRAM NMOS类型存储单元的写操作时序。向某个选中的存 储单元写入数据的整个操作过程分为4个阶段0， 1， 2， 3。 0阶段中，控制信 号线WL处于低电平，WLB处于高电平，数据信号线BL和极板信号线PL处于 低电平；l阶段中，控制信号线WL提升至高电平，WLB降低至低电平，数据 信号线BL根据写入数据提升至高电平(写入1)或保持低电平(写入0)， 极板信号线PL保持低电平；2阶段中，控制信号线WL、 WLB和数据信号线 BL维持阶段1中电平不变，极板信号线PL提升为高电平；3阶段中，首先极板 信号线PL降低至低电平，然后数据信号线BL降低为低电平，最后控制信号线 WL降低为低电平，WLB提升至高电平。图5所示为FeRAMNMOS类型存储单元的读操作时序。从某个选中的存储 单元读数据的整个操作过程分为4个阶段0， 1， 2，本文档来自技高网...

【技术保护点】
一种抑制小信号干扰的铁电存储器存储阵列结构，其特征在于所述存储阵列结构由数行和数列存储单元组成，所述存储单元由两个ＮＭＯＳ晶体管ＮＭ１、晶体管ＮＭ２和铁电电容Ｃｆ组成，晶体管ＮＭ１的源极为所述存储单元的Ｂ端口，栅极为所述存储单元的Ｇ端口，其漏极与铁电电容Ｃｆ的一端相连；ＮＭ２的源极和漏极分别与铁电电容Ｃｆ相连，其栅极为所述单元的ＧＢ端口；Ｃｆ的一端与ＮＭ１漏极相连，另一端为所述存储单元的Ｐ端口，每个存储单元在横方向上与同行的存储单元之间共用数据信号线ＢＬ和极板信号线ＰＬ，在纵方向上与同列的存储单元之间共用控制信号线ＷＬ和ＷＬＢ。

【技术特征摘要】
1. 一种抑制小信号干扰的铁电存储器存储阵列结构，其特征在于所述存储阵列结构由数行和数列存储单元组成，所述存储单元由两个NMOS晶体管NM1、晶体管NM2和铁电电容Cf组成，晶体管NM1的源极为所述存储单元的B端口，栅极为所述存储单元的G端口，其漏极与铁电电容Cf的一端相连；NM2的源极和漏极分别与铁电电容Cf相连，其栅极为所述单元的GB端口；Cf的一端与NM1漏极相连，另一端为所述存储单元的P端口，每个存储单元在横方向上与同行的存储单元之间共用数据信号线BL和极板信号线PL，在纵方向上与同列的存储单元之间共用控制信号线WL和WLB。2、 一...

【专利技术属性】
技术研发人员：任天令，吴昊，魏朝刚，贾泽，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]