一种改善FinFET器件阈值电压适配和交流性能的方法技术

本发明专利技术提供一种改善FinFET器件阈值电压适配和交流性能的方法，位于源区外延区和漏区外延区之间的栅极结构；覆盖栅极结构的第一层间介质层；对栅极结构平坦化露出栅极顶部；对金属栅和功函数层进行回刻，形成凹槽；沉积覆盖凹槽、栅极结构及第一层间介质层的第一阻挡层；在凹槽中形成氧栓塞，沉积覆盖第一层间介质层、栅极结构及氧栓塞的第二阻挡层；在第二阻挡层上形成第二层间介质层；在源区外延区和漏区外延区分别引出接触线。本发明专利技术可以提高器件的交流性能；避免氟进入高K介质层与氧发生反应恶化器件的阈值电压；提高栅极至金属层隔离表现，提高SRAM和逻辑电路的良率；简化了工艺；避免了栓塞中空洞的出现；增加了阻挡效果。增加了阻挡效果。增加了阻挡效果。

【技术实现步骤摘要】
一种改善FinFET器件阈值电压适配和交流性能的方法


[0001]本专利技术涉及半导体
，特别是涉及一种改善FinFET器件阈值电压适配和交流性能的方法。

技术介绍

[0002]现有技术中的FINFET制作过程中，通常使用SiN作为栅极的栓塞，使用SiN栓塞的好处是可以提高器件的交流性能；可以减少氧气，氟进入HK层与氧发生反应，恶化器件的阈值电压；提高栅极至金属层隔离表现，提高SRAM和逻辑电路的良率。
[0003]但是使用SiN栓塞也同时存在以下问题：SiN栓塞的沉积通常会出现空洞，特别是当技术节点缩小至20nm以下；当SiN栓塞研磨时，其残留物会进入SiN空洞中，导致缺陷增多；在金属栅极接触孔刻蚀过程中，SiN栓塞会由于其空洞的存在而产生破裂，这将导致器件的阈值电压不稳定。
[0004]因此，需要提出一种新的方法来解决上述问题。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种改善FinFET器件阈值电压适配和交流性能的方法，用于解决现有技术中在FinFET器件制造过程中使用SiN栓塞导致器件性能下降的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种改善FinFET器件阈值电压适配和交流性能的方法，至少包括：
[0007]步骤一、提供MOS结构，所述MOS结构至少包括：基底；位于所述基底上的源区外延区和漏区外延区；位于所述源区外延区和漏区外延区之间的栅极结构；所述栅极结构至少包括：金属栅；包围所述金属栅侧壁和底部的功函数层；依附于所述功函数层侧壁的内侧墙；依附于所述内侧墙侧壁的SiN侧墙；
[0008]所述栅极结构的所述SiN侧墙的侧壁形成有外侧墙；所述基底上形成有覆盖所述栅极结构的第一层间介质层；对所述栅极结构进行上表面平坦化，露出所述栅极顶部；
[0009]步骤二、对所述金属栅和功函数层进行回刻，形成凹槽；
[0010]步骤三、沉积第一阻挡层，所述第一阻挡层覆盖所述凹槽表面、栅极结构上表面以及所述第一层间介质层上表面；
[0011]步骤四、在所述凹槽中形成氧栓塞，并研磨使其上表面平坦化；
[0012]步骤五、沉积第二阻挡层，所述第二阻挡层覆盖所述第一层间介质层、所述栅极结构上表面以及所述氧栓塞上表面；之后在所述第二阻挡层上表面形成第二层间介质层；
[0013]步骤六、在所述源区外延区和漏区外延区分别引出接触线。
[0014]优选地，步骤一中的所述功函数层包括HfO2层。
[0015]优选地，步骤一中的所述内侧墙为低K介质层。
[0016]优选地，步骤一中的所述外侧墙为低K介质层。
[0017]优选地，步骤一中的所述内侧墙的介电常数值约为5。
[0018]优选地，步骤一中的所述外侧墙的介电常数值约为5。
[0019]优选地，步骤一中的所述SiN侧墙的厚度为2～8nm。
[0020]优选地，步骤一中的所述SiN侧墙和外侧墙延伸至所述源区外延区和所述漏区外延区的上表面。
[0021]优选地，步骤一中平坦化所述栅极结构上表面的方法为化学机械研磨法。
[0022]优选地，步骤三中的所述第一阻挡层为SiN、SiON、SiC、SiCN、SiCBN、SiCOBN、Al2O3、ZrO2中的一种。
[0023]优选地，该方法用于7nm及其以上技术节点的工艺。
[0024]如上所述，本专利技术的改善FinFET器件阈值电压适配和交流性能的方法，具有以下有益效果：本专利技术的方法可以提高器件的交流性能；减小氧气，避免氟进入高K介质层与氧发生反应恶化器件的阈值电压；提高栅极至金属层隔离表现，提高SRAM和逻辑电路的良率；由于省去了SiN栓塞的研磨工艺，从而简化了工艺过程；用氧栓塞和阻挡层代替了SiN栓塞，氧的填充的能力优于SiN，从而避免了栓塞中空洞的出现；本专利技术使用两层阻挡层，增加了阻挡效果。
附图说明
[0025]图1显示为本专利技术中MOS结构的示意图；
[0026]图2显示为本专利技术中对金属栅和功函数层进行回刻形成凹槽后的结构示意图；
[0027]图3显示为本专利技术中形成第一阻挡层后的结构示意图；
[0028]图4显示为本专利技术中形成氧栓塞后的结构示意图；
[0029]图5显示为本专利技术中形成第二阻挡层和第二层间介质层后的结构示意图；
[0030]图6显示为本专利技术中在源区外延区和漏区外延区分别引出接触线后的结构示意图；
[0031]图7显示为本专利技术中改善FinFET器件阈值电压适配和交流性能的方法流程图。
具体实施方式
[0032]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0033]请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0034]本专利技术提供一种改善FinFET器件阈值电压适配和交流性能的方法，如图7所示，图7显示为本专利技术中改善FinFET器件阈值电压适配和交流性能的方法流程图。该方法至少包括以下步骤：
[0035]步骤一、提供MOS结构，所述MOS结构至少包括：基底；位于所述基底上的源区外延
区和漏区外延区；位于所述源区外延区和漏区外延区之间的栅极结构；所述栅极结构至少包括：金属栅；包围所述金属栅侧壁和底部的功函数层；依附于所述功函数层侧壁的内侧墙；依附于所述内侧墙侧壁的SiN侧墙；
[0036]所述栅极结构的所述SiN侧墙的侧壁形成有外侧墙；所述基底上形成有覆盖所述栅极结构的第一层间介质层；对所述栅极结构进行上表面平坦化，露出所述栅极顶部；
[0037]如图1所示，图1显示为本专利技术中MOS结构的示意图。该步骤一中的所述MOS结构至少包括：基底01；位于所述基底01上的源区外延区和漏区外延区(02)；位于所述源区外延区和漏区外延区之间的栅极结构；所述栅极结构至少包括：金属栅03；包围所述金属栅03侧壁和底部的功函数层；依附于所述功函数层侧壁的内侧墙04；依附于所述内侧墙04侧壁的SiN侧墙05。
[0038]如图1所示，所述栅极结构的所述SiN侧墙05的侧壁形成有外侧墙06；所述基底01上形成有覆盖所述栅极结构的第一层间介质层07；
[0039]本专利技术进一步地，本实施例的步骤一中的所述功函数层包括HfO2层。
[0040]本专利技术进一步地，本实施例的步骤一中的所述内侧墙04为低K介质层。步骤一中的所述内侧墙的介电常数值约为5。
[0041]本专利技术进一步地，本实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种改善FinFET器件阈值电压适配和交流性能的方法，其特征在于，至少包括：步骤一、提供MOS结构，所述MOS结构至少包括：基底；位于所述基底上的源区外延区和漏区外延区；位于所述源区外延区和漏区外延区之间的栅极结构；所述栅极结构至少包括：金属栅；包围所述金属栅侧壁和底部的功函数层；依附于所述功函数层侧壁的内侧墙；依附于所述内侧墙侧壁的SiN侧墙；所述栅极结构的所述SiN侧墙的侧壁形成有外侧墙；所述基底上形成有覆盖所述栅极结构的第一层间介质层；对所述栅极结构进行上表面平坦化，露出所述栅极顶部；步骤二、对所述金属栅和功函数层进行回刻，形成凹槽；步骤三、沉积第一阻挡层，所述第一阻挡层覆盖所述凹槽表面、栅极结构上表面以及所述第一层间介质层上表面；步骤四、在所述凹槽中形成氧栓塞，并研磨使其上表面平坦化；步骤五、沉积第二阻挡层，所述第二阻挡层覆盖所述第一层间介质层、所述栅极结构上表面以及所述氧栓塞上表面；之后在所述第二阻挡层上表面形成第二层间介质层；步骤六、在所述源区外延区和漏区外延区分别引出接触线。2.根据权利要求1所述的用于减少寄生电容的FinFET的空气侧墙制作方法，其特征在于：步骤一中的所述功函数层包括HfO2层。3.根据权利要求1所述的用于减少寄生电容的FinFET的空气侧墙制作方法，其特征在于：步骤一中的所述内侧墙为低K介质层。4...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：