开关泄漏补偿电路制造技术

与开关泄漏补偿延迟电路(405a)相关的装置和相关方法包括补偿晶体管(T0)，该补偿晶体管(T0)被配置为被动地绕过与控制晶体管(M0)串联连接的电容器(C0)周围的泄漏电流。在说明性示例中，电容器(C0)和补偿晶体管(T0)可以并联连接在第一节点(a0)和第二节点(b0)之间。补偿晶体管(T0)的栅极可以例如直接连接到其源极和第二节点(b0)。控制晶体管(M0)可以将其漏极连接到第二节点(b0)。当控制信号关断控制晶体管(M0)时，控制晶体管(M0)的漏电流可以由补偿晶体管(T0)的漏电流提供，使得跨过电容器(C0)两端的电压可以保持不变基本恒定。延迟电路(405a)可以有利地减轻电容器(C0)的电压下降以减小时钟时间偏差，例如，在低速交错ADC操作中的时钟时间偏差。作中的时钟时间偏差。作中的时钟时间偏差。

【技术实现步骤摘要】
【国外来华专利技术】开关泄漏补偿电路


[0001]各种实施例大体涉及开关泄漏补偿。
技术背景
[0002]数据代表具有有用价值的信息。数据可以采用存储信息的形式。数据存储可以是模拟形式。数据存储也可以是数字形式。
[0003]数字格式的数据可以在两个节点之间进行通信。在数字通信系统中的接收器处，数字编码的数据流可作为模拟信号被接收并由模数转换器(ADC)转换为数字格式。模数转换器将数据流解释为时间的函数。例如，一些ADC可以与时钟信号同步，其中时钟信号确定何时对电压信号进行采样。例如，数字数据流的准确恢复可能取决于准确的时钟时序。在一些实施方式中，时钟信号的时序可以确定数据流中的符号是否被解译为例如1或0。有时，接收到时钟信号，但其相位信息可能不确定。为了提高数据准确性和数据完整性，有时可以在启动数据之前或在接收数据时执行各种时钟信号相位对齐操作，以便可以向ADC提供准确的时钟相位信息。
[0004]在集成电路应用中，ADC通常可以使用一个或多个由晶体管实现的电路级来执行关键的时序功能。在各种ADC电路中，一些晶体管可能在线性模式中运行以处理模拟信号。在一些ADC电路中，某些晶体管可能被设计为作为理想开关(例如，数字信号)运行。理想的晶体管开关可以响应于控制信号在导通状态或关断状态下运行。然而，实际上，真实的集成电路中的晶体管可能表现出与固有器件特性和/或外部参数(例如器件工艺参数、施加的电压和器件的温度)相关的非理想行为。

技术实现思路

[0005]与开关泄漏补偿延迟电路相关的装置和相关方法包括补偿晶体管，所述补偿晶体管被配置为被动地绕过与控制晶体管串联连接的电容器周围的泄漏电流。在说明性示例中，电容器和补偿晶体管可以并联连接在第一节点和第二节点之间。例如，补偿晶体管栅极可以直接连接到其源极和第二节点。控制晶体管可以将其漏极连接到第二节点。当控制信号关闭控制晶体管时，可以从补偿晶体管的泄漏电流提供控制晶体管的泄漏电流，使得跨过电容器两端的电压可以保持基本恒定。延迟电路可以有利地减轻电容器的电压下降,以减少例如在低速交错ADC操作中时钟时间偏差。
[0006]各种实施例可以实现一个或多个优点。例如，MOS电容器可以有利地减少延迟电路的制造步骤和面积。与开关相同尺寸和类型的晶体管可以补偿由开关跨工艺、电压和温度引起的泄漏。在一些实施例中，可以使晶体管的空间位置略高于开关以减少对面积的负面影响。通过引入开关泄漏补偿延迟电路，一些实施例可以使时间偏移DAC能够在大时钟频率范围内使用，因为泄漏问题是大时钟频率范围应用的大限制。一些实施例可以使ADC能够在没有任何缺点的情况下跨频率、工艺、电压、温度(PVT)和失配工作。一些实施例可以灵活地用于例如可编程逻辑中，例如现场可编程门阵列(FPGA)，其可以允许延迟电路可以对于现
场进行重新配置。在一些实施例中，例如当在诸如专用集成电路(ASIC)之类的固定硬件平台上实施时，可以降低成本、尺寸或功率。
[0007]在一个示例性方面，延迟电路被配置为获得预定延迟。延迟电路包括耦接在第一节点和第二节点之间的电容器。延迟电路还包括第一晶体管。第一晶体管的漏极连接到第二节点，第一晶体管的源极连接参考节点，第一晶体管的栅极耦接到第一栅极控制信号。第一晶体管响应于第一栅极控制信号调制第一漏极与第一源极之间的连通性。延迟电路还包括第二晶体管，其具有漏极和源极并与电容器并联耦接，其栅极被耦接为向第二栅极施加小于第二晶体管的第二阈值电压的电压。当处于第一模式时，第一栅极控制信号将小于第一晶体管的第一阈值电压的电压施加到第一栅极，跨过电容器两端的电压基本恒定。
[0008]在一些实施例中，在第一模式中，第一晶体管可以提供第一泄漏电流I
leak1
，第一泄漏电流I
leak1
与由第二晶体管提供的第二泄漏电流I
leak2
基本匹配。第二漏极可以连接到第一节点，第二源极可以连接到第二栅极和第二节点。第二晶体管可以与第一晶体管在同一管芯上并且具有基本相同的尺寸。第一晶体管可以是n沟道金属氧化物半导体场效应晶体管(NMOSFET)或p沟道金属氧化物半导体场效应晶体管(PMOSFET)。第一晶体管也可以是传输门。在一些实施例中，第二晶体管可以是n沟道金属氧化物半导体场效应晶体管(NMOSFET)。电容器可以是金属氧化物半导体晶体管。在一些实施例中，参考节点的电位可以是电路地电位。第二晶体管的第二栅极可以连接到第二节点。
[0009]在另一个示例性方面，一种系统包括缓冲器输出，该缓冲器输出被耦接以驱动第一节点在输入时钟信号上进行预定延迟。该系统还包括至少一个延迟电路，延迟电路被配置为获得预定延迟。所述至少一个延迟电路中的每个延迟电路包括耦接在第一节点和第二节点之间的电容器。所述至少一个延迟电路中的每个延迟电路还包括第一晶体管，其漏极连接到第二节点，源极连接到参考节点，并且栅极耦接到第一栅极控制信号。第一晶体管响应于第一栅极控制信号调制第一漏极与第一源极之间的连通性。至少一个延迟电路中的每个延迟电路还包括第二晶体管，其具有漏极和源极并与电容器并联耦接，并且栅极被耦接为向第二晶体管的栅极施加小于第二晶体管的第二阈值电压的电压。在第一模式中，当第一栅极控制信号向第一栅极施加小于第一晶体管的第一阈值电压的电压时，跨过电容器两端的电压基本恒定。
[0010]在一些实施例中，在第一模式中，第一晶体管可以提供第一泄漏电流I
leak1
，第一泄漏电流I
leak1
与由第二晶体管提供的第二泄漏电流I
leak2
基本匹配。第二晶体管可以与第一晶体管在同一管芯上并且具有相同的尺寸。第一晶体管可以是NMOSFET或PMOSFET。第一晶体管也可以是传输门。第二晶体管可以是NMOSFET。电容器可以是金属氧化物半导体晶体管。在一些实施例中，参考节点的电位可以是电路地电位。在一些实施例中，第二晶体管的栅极可以连接到第二节点。
[0011]在另一个示例性方面，一种方法包括提供耦接在第一节点和第二节点之间的电容器，以及提供被耦接在第一节点和第二节点之间的电容器。该方法还包括提供第一晶体管，第一晶体管具有连接到第二节点的第一漏极、连接到参考节点的第一源极和耦接到第一栅极控制信号的第一栅极，其中第一晶体管响应于第一栅极控制信号调制第一漏极和第一源极之间的连接性。所述方法还包括提供第二晶体管，第二晶体管具有第二漏极和第二源极，第二晶体管与电容器并联耦接，还具有第二栅极，第二栅极被耦接为向第二栅极施加小于
第二晶体管的第二阈值电压的电压。此外，所述方法还包括，在第一模式中，当第一栅极控制信号将小于第一晶体管的第一阈值电压的电压施加到第一栅极时，利用第二晶体管向第一晶体管提供基本上由第一晶体管汲取的第一泄漏电流I
leak1
，使得跨过电容器两端的电压基本保持恒定。
[0012]在一些实施例中，在第一模式中，第二晶体管可以基本匹配第一漏电流I
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。第二漏极可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种延迟电路，其特征在于，所述延迟电路包括：电容器，所述电容器耦接在第一节点和第二节点之间；第一晶体管，所述第一晶体管具有连接到所述第二节点的第一漏极、连接到参考节点的第一源极和耦接到第一栅极控制信号的第一栅极，其中所述第一晶体管响应于所述第一栅极控制信号调制所述第一漏极和所述第一源极之间的连通性；以及第二晶体管，所述第二晶体管具有第二漏极和第二源极，所述第二晶体管与所述电容器并联耦接，所述第二晶体管还包括第二栅极，所述第二栅极被耦接为向所述第二栅极施加小于所述第二晶体管的第二阈值电压的电压；其中，在第一模式中，当所述第一栅极控制信号向所述第一栅极施加小于所述第一晶体管的第一阈值电压的电压时，跨过所述电容器两端的电压基本恒定。2.根据权利要求1的延迟电路，其特征在于，在所述第一模式中，所述第一晶体管提供第一泄漏电流I
leak1
，所述第一泄漏电流I
leak1
与由所述第二晶体管提供的第二漏电流I
leak2
基本匹配。3.根据权利要求1的延迟电路，其特征在于，所述第二漏极连接到所述第一节点，并且所述第二源极连接到所述第二栅极和所述第二节点。4.根据权利要求1的延迟电路，其特征在于，所述参考节点的电位包括电路接地电位。5.根据权利要求1的延迟电路，其特征在于，所述第二栅极连接到所述第二节点。6.根据权利要求1的延迟电路，其特征在于，所述第二晶体管与所述第一晶体管在同一管芯上并且具有基本上相同的尺寸。7.根据权利要求1的延迟电路，其特征在于，所述第一晶体管包括n沟道金属氧化物半导体场效应晶体管NMOSFET。8.根据权利要求1的延迟电路，其特征在于，所述第一晶体管包括p沟道金属氧化物半导体场效应晶体管PMOSFET。9.根据权利要求1的延迟电路，其特征在于，所述第一晶体管包括传输门。10.根据权利要求1的延迟电路，其特征在于，所述电容器包括金属氧化物半导体晶体管。11.一种系统，其特征在于，所述系统包括：缓冲器输出，所述缓冲器输出被耦接以驱动第一节点，所述第一节点在输入时钟信号上提供预定延迟；以及至少一个延迟电路，所述至少一个延迟电路被配置为获得所述预定延迟，所述至少一个延迟电路中的每个延迟电路包括：电容器，所述电容器耦接在所述第一节点与对应的第二节点之间；第一晶...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：赛灵思公司，
类型：发明
国别省市：