相位内插器系统及其操作方法技术方案

一种相位内插(PI)系统，包括：相位内插(PI)级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且产生内插时钟信号，PI级进一步被配置成通过使用所述多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；并且电容组件具有米勒效应配置，导致放大级的占用面积减小。本发明专利技术的实施例还涉及操作相位内插系统的方法。实施例还涉及操作相位内插系统的方法。实施例还涉及操作相位内插系统的方法。

【技术实现步骤摘要】
相位内插器系统及其操作方法


[0001]本专利技术的实施例涉及相位内插系统及其操作方法。

技术介绍

[0002]近年来，由于使用大带宽传送大量数据的需求日益增加，因此对高速存储器接口的需求也增加了。
[0003]在存储器接口系统中，相位内插器生成(内插)中间相位时钟，该中间相位时钟是从(基于)相对于彼此具有某个相位间隔的两个时钟内插得到的。通常，相位内插(PI)便于定时调谐和/或相位对准。

技术实现思路

[0004]根据本专利技术的一个方面，提供了一种相位内插系统，包括：相位内插级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且生成内插时钟信号，相位内插级进一步被配置成通过利用多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；以及电容元件具有米勒效应配置。
[0005]根据本专利技术的另一个方面，提供了一种相位内插系统，包括：相位内插级，其被配置成接收第一和第二时钟信号以及多位加权信号本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种相位内插系统，包括：相位内插级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且生成内插时钟信号，所述相位内插级进一步被配置成通过利用所述多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大所述内插时钟信号，所述放大级包括电容组件；所述电容组件是可调谐的；以及所述电容元件具有米勒效应配置。2.根据权利要求1所述的相位内插系统，其中所述相位内插级包括：包括并联连接的选通三态(G3S)反相器的第一单元；所述G3S反相器中的每一个都被配置为接收所述第一时钟信号、所述第二时钟信号和所述多位加权信号的对应位分量，并且在公共输出节点上提供对应信号；以及包括并联连接的三态(3S)反相器的第二单元；以及所述3S反相器中的每一个都被配置为接收所述第一时钟信号和所述多位加权信号的对应位分量的逻辑反相(对应bit_bar分量)，并且在所述公共输出节点上提供对应信号。3.根据权利要求2所述的相位内插系统，其中每个G3S反相器包括：串联连接在第一参考电压和第二参考电压之间的第一、第二、第三、第四、第五和第六晶体管；并且其中：所述第一晶体管是耦合在所述第一参考电压和第一节点之间的第一PMOS晶体管；所述第二晶体管是耦合在所述第一节点和第二节点之间的第二PMOS晶体管；所述第三晶体管是耦合在所述第二节点和第三节点之间的第三PMOS晶体管，所述第三节点表示所述GS3反相器的输出；所述第四晶体管是耦合在所述第三节点和第四节点之间的第一NMOS晶体管；所述第五晶体管是耦合在所述第四节点和第五节点之间的第二NMOS晶体管；所述第六晶体管是耦合在所述第五节点和所述第二参考电压之间的第三NMOS晶体管；所述第一PMOS和所述第三NMOS晶体管的栅极端子被配置为接收所述第二时钟信号的反相版本；所述第二PMOS和所述第二NMOS晶体管的栅极端子被配置为接收所述所述第一时钟信号的反相版本；以及所述第一NMOS晶体管的栅极端子被配置为接收所述对应位分量；所述第三PMOS晶体管的栅极端子被配置成接收对应bit_bar分量。4.根据权利要求2所述的相位内插系统，其中：所述第一单元中的G3S反相器被组织成G3S组；所述第二单元中的3S反相器被组织成与所述G3S组相对应的3S组；对于每个G3S组，其中包含的所述G3S反相器接收所述多位加权信号的相同对应位分量；以及对于每个3S组，其中包含的所述3S反相器接收所述多位加权信号的相同对应bit_bar分量。5.根据权利要求4所述的相位内插系统，其中：所述G3S组具有包含在其中的G3S反相器的不同对应总数；
对于每个G3S组，其中包含的所述G3S反相器...

【专利技术属性】
技术研发人员：吕宗哲，傅敬铭，张智贤，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：