用于动态功率节省的低电压时钟摆动耐受时序电路制造技术

本公开涉及用于动态功率节省的低电压时钟摆动耐受时序电路。本发明专利技术描述了用于实现低电压时钟摆动时序电路的系统、装置和方法。输入信号耦合到第一晶体管堆叠的第一P型晶体管和第一N型晶体管的栅极。低电压摆动时钟信号耦合到第一晶体管堆叠的第二N型晶体管的栅极。输入信号的反相耦合到第二晶体管堆叠的第二P型晶体管和第三N型晶体管的栅极。低摆动时钟耦接到第二晶体管堆叠的第四N型晶体管的栅极。具有耦接到所述低摆动时钟的栅极的一个或多个启用P型晶体管的第一端耦接到第一P型晶体管的漏极，并且一个或多个启用P型晶体管的第二端耦接到第二P型晶体管的漏极。第二端耦接到第二P型晶体管的漏极。第二端耦接到第二P型晶体管的漏极。

【技术实现步骤摘要】
用于动态功率节省的低电压时钟摆动耐受时序电路

技术介绍


[0001]本文所述的实施方案涉及电路领域，并且更具体地讲，涉及减少控制电路中的转换的时钟的电压摆动。
[0002]相关技术描述
[0003]数字集成电路包括一个或多个时钟以控制转换，从而导致时序元件诸如锁存器、触发器、寄存器、存储器阵列等捕获和发射数据。将时钟分布在由集成电路占据的半导体区域上是具有挑战性的。在许多集成电路内采用的高时钟频率下，时钟树需要尽可能平衡，从而匹配从时钟源到接收电路的时间长度、负载和延迟。时钟信号的扇出和负载以及缓冲链的相似性是密切管理的。如果不小心管理这些参数，则时钟偏移和抖动可能增加，从而导致集成电路的性能降低。这些因素往往导致大而复杂的时钟传播网络或时钟树，其消耗大量的功率。功率消耗是显著的，这不仅是由于时钟树的大小和负载，而且还因为时钟在操作期间的每个时钟周期的切换。在一些情况下，时钟功率可多达集成电路中总功率消耗的50％或更多。

技术实现思路

[0004]设想了用于实现低电压时钟摆动时序电路的系统、装置和方法。在一个实施方案中，输入信号耦合到第一晶体管堆叠的第一P型晶体管和第一N型晶体管的栅极。低电压摆动时钟信号耦合到第一晶体管堆叠的第二N型晶体管的栅极。输入信号的反相耦合到第二晶体管堆叠的第二P型晶体管和第三N型晶体管的栅极。低电压摆动时钟信号耦合到第二晶体管堆叠的第四N型晶体管的栅极。该电路还包括一个或多个启用P型晶体管，其中栅极耦合到时钟信号。一个或多个启用P型晶体管的第一端耦接到第一P型晶体管的漏极，并且一个或多个启用P型晶体管的第二端耦接到第二P型晶体管的漏极。当所述时钟信号处于时钟逻辑高电平时，所述一个或多个启用P型晶体管微弱地断开并且抵消所述第一P型晶体管和所述第二P型晶体管。这允许输出数据信号摆动到电压电源的整个电压范围，即使当时钟逻辑高电平低于电压电源的电压电平某个给定百分比时也是如此。
[0005]参考以下描述和附图将另外理解这些和其他实施方案。
附图说明
[0006]通过结合附图参考以下描述，可更好地理解方法和机制的上文和另外的优点，在附图中：
[0007]图1是集成电路的一个实施方案的一般性框图。
[0008]图2是示出低摆动时钟锁存电路的一个实施方案的电路图。
[0009]图3是示出先前电路图的透明和不透明状态的图示。
[0010]图4是低摆动时钟锁存电路的一个实施方案的电路图。
[0011]图5是低摆动时钟锁存电路的一个实施方案的电路图。
[0012]图6是低摆动时钟锁存电路的一个实施方案的电路图。
[0013]图7是低摆动时钟正沿触发触发器的一个实施方案的电路图。
[0014]图8是低摆动时钟正沿触发触发器的一个实施方案的电路图。
[0015]图9是低摆动时钟负沿触发触发器的一个实施方案的电路图。
[0016]图10是低摆动时钟负沿触发触发器的一个实施方案的电路图。
[0017]图11是用于实现电压时钟摆动耐受时序电路的方法的一个实施方案的流程图。
[0018]图12是用于实现电压时钟摆动耐受时序电路的方法的一个实施方案的流程图。
[0019]图13是用于实现电压时钟摆动耐受时序电路的方法的一个实施方案的流程图。
[0020]图14是系统的一个实施方案的框图。
[0021]虽然本公开中所述的实施方案可受各种修改形式和另选形式的影响，但是其具体实施方案在附图中以举例的方式示出并将在本文详细描述。然而，应当理解，附图和对其的具体实施方式不旨在将实施方案限制为所公开的特定形式，而相反，本专利技术旨在涵盖落入所附权利要求书的实质和范围内的所有修改、等同物和另选方案。如在整个本专利申请中所使用的那样，以允许的意义(即，意味着具有可能性)而非强制的意义(即，意味着必须)使用字词“可”。类似地，字词“包括”意味着包括但不限于。
[0022]各种单元、电路或其他部件可被描述为“被配置为”实行一个或多个任务。在此类上下文中，“被配置为”是一般意味着“具有”在操作期间实行一个或多个任务的“电路”的结构的宽泛表述。如此，即使在单元/电路/部件当前未接通时，单元/电路/部件也可被配置为执行任务。通常，形成与“被配置为”对应的结构的电路可包括硬件电路。类似地，为了描述中方便，可将各种单元/电路/部件描述为执行一个或多个任务。此类描述应当被解释为包括短语“被配置为”。表述被配置为实行一个或多个任务的单元/电路/部件明确地旨在对该单元/电路/部件不调用35U.S.C.
§
112(f)。
具体实施方式
[0023]在以下描述中，阐述了许多具体细节以提供对本公开中描述的实施方案的透彻理解。然而，本领域的普通技术人员应当认识到，可在没有这些具体细节的情况下实践实施方案。在一些实例中，为了便于例示且避免模糊实施方案的描述，尚未详细示出众所周知的电路、结构和技术。
[0024]转向图1，其示出了集成电路(IC)100的一个实施方案的框图。在一个实施方案中，IC 100包括时钟发生器电路110、时钟树电路120、稳压器130和135以及逻辑电路140。在一些实施方案中，IC 100的部件实际上可位于两个或更多个单独的IC中。另外，应当理解，IC 100还可包括未示出以避免模糊附图的任何数量的其他部件。
[0025]时钟发生器电路110接收参考时钟并生成传送到时钟树电路120的输出时钟。时钟树电路120被耦接以向逻辑电路140提供从所接收的时钟导出的任何数量的时钟信号。稳压器130生成为时钟发生器电路110和时钟树电路120供电的第一供电电压。稳压器135生成为逻辑电路140供电的第二供电电压。在一个实施方案中，第一供电电压的量值比第二供电电压的量值小预定量(例如，25％)。这允许时钟信号与逻辑电路140中的数据信号相比具有减小的电压摆动。这继而有助于降低IC 100的功率消耗。当时钟信号与数据信号相比具有减
小的电压摆动时，用于使逻辑电路140能够正确工作的方法和机构将在本公开的其余部分中进行描述。
[0026]稳压器130和135可包括被配置为从所接收的输入电压生成一个或多个输出电压的任何电路。虽然图1中示出了两个稳压器130和135，但应当理解，在另一个实施方案中，单个稳压器可向功率时钟发生器电路110、时钟树电路120和逻辑电路140提供多个输出电压。调节每个输出电压以试图在变化的负载条件下产生恒定的电压量值。稳压器130和135可包括各种能量存储部件，诸如电感器和电容器的组合，以存储来自输入电压的要提供给接收电路的能量，以确保保持输出电压。
[0027]时钟树电路120通常可包括被配置为接收源时钟并将该时钟分配到多个时钟接收器的电路，尝试将延迟和负载匹配到每个接收器以使时钟到达的时间差(例如，偏移和抖动)最小化。时钟接收器可以是逻辑电路140中的各种时钟存储设备和其他时钟元件。因此，虽然时钟树电路120被示出为在时钟发生器电路1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路，所述电路包括：一对交叉耦合的反相器，所述一对交叉耦合的反相器由一对上拉晶体管启用，其中所述一对上拉晶体管的源极耦接到第一电压电平的供电电压；一个或多个第一时钟门控P型晶体管，所述一个或多个第一时钟门控P型晶体管串联耦接在所述一对上拉晶体管的漏极之间，其中所述一个或多个第一时钟门控P型晶体管的栅极耦合到时钟信号，其中时钟逻辑高电平等于第二电压电平，所述第二电压电平比所述第一电压电平小给定量；和一对第二时钟门控晶体管，所述一对第二时钟门控晶体管并联耦接到所述一对交叉耦合的反相器的状态节点；其中当所述时钟信号处于所述时钟逻辑高电平时，所述一个或多个第一时钟门控P型晶体管被配置为抵消所述一对第二时钟门控晶体管，以使所述状态节点中的一个达到所述第一电压电平。2.根据权利要求1所述的电路，其中所述给定量为介于20％和30％之间的百分比。3.根据权利要求1所述的电路，其中所述一个或多个第一时钟门控P型晶体管包括两个P型晶体管。4.根据权利要求1所述的电路，其中所述一对第二时钟门控晶体管中的每个晶体管的漏极耦接到所述一对交叉耦合的反相器的对应状态节点。5.根据权利要求4所述的电路，其中所述一对第二时钟门控晶体管中的每个晶体管的源极耦接到一对下拉晶体管中的对应晶体管的漏极。6.根据权利要求5所述的电路，其中所述一对下拉晶体管中的第一下拉晶体管的栅极被配置为接收输入信号，其中所述一对下拉晶体管中的第二下拉晶体管的栅极被配置为接收所述输入信号的反相，并且其中所述输入信号的数据逻辑高电平等于所述第一电压电平。7.根据权利要求6所述的电路，其中所述一个或多个第一时钟门控P型晶体管中的第一P型晶体管的源极耦接到所述一对上拉晶体管中的第一晶体管的漏极，其中所述一个或多个第一时钟门控P型晶体管中的所述第一P型晶体管的漏极耦接到所述一个或多个第一时钟门控P型晶体管的第二P型晶体管的漏极，并且其中所述一个或多个第一时钟门控P型晶体管中的所述第二P型晶体管的源极耦接到所述一对上拉晶体管中的第二晶体管的漏极。8.一种方法，所述方法包括：为一对上拉晶体管提供第一电压电平的供电电压；由所述一对上拉晶体管启用一对交叉耦合的反相器；在串联耦接在所述一对上拉晶体管的漏极之间的一个或多个第一时钟门控晶体管的栅极处接收时钟信号，其中所述时钟信号的时钟逻辑高电平等于第二电压电平，所述第二电压电平比所述第一电压电平小给定量；在并联耦接到所述一对交叉耦合的反相器的状态节点的一对第二时钟门控晶体管的栅极处接收所述时钟信号；以及当所述时钟信号处于所述时钟逻辑高电平时，使所述一对第二时钟门控晶体管与所述一个或多个第一时钟门控晶体管抵消，以使所述状态节点中的一个达到所述第一电压电平。
9.根据权利要求8所述的方法，其中所述一个或多个第一时钟门控晶体管包括两个P型晶体管。10.根据权利要求9所述的方法，其...

【专利技术属性】
技术研发人员：V，
申请(专利权)人：苹果公司，
类型：发明
国别省市：