半导体结构及其形成方法技术

本发明专利技术描述了一种用于跨衬底的输入/输出(I/O)和非I/O区形成具有基本共面顶面和不同深度的n型和p型外延源极/漏极结构的方法。在一些实施例中，该方法包括在衬底上形成鳍结构和平面部分。该方法还包括在鳍结构上形成第一栅极结构并在平面部分上形成第二栅极结构。该方法还包括在第一栅极结构之间蚀刻鳍结构以形成第一开口，并在第二栅极结构之间蚀刻平面部分以形成第二开口。此外，该方法包括在第一开口中形成第一外延结构并在第二开口中形成第二外延结构，其中，第一外延结构的顶面与第二外延结构的顶面基本共面，并且第一外延结构的底面与第二外延结构的底面不共面。本发明专利技术的实施例还公开了半导体结构及其形成方法。实施例还公开了半导体结构及其形成方法。实施例还公开了半导体结构及其形成方法。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术的实施例涉及半导体结构及其形成方法。

技术介绍

[0002]随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求不断增长。为了满足这些需求，半导体工业继续缩小诸如金属氧化物半导体场效应晶体管(MOSFET)(包括平面MOSFET和鳍式场效应晶体管(finFET))等半导体器件的尺寸。这种缩放增加了半导体制造工艺的复杂性。

技术实现思路

[0003]根据本专利技术实施例的一个方面，提供了一种形成半导体结构的方法，包括：在衬底上形成第一区，第一区包括鳍结构；在衬底上形成第二区，第二区包括具有第一高度的平面部分；在衬底上形成隔离结构，隔离结构覆盖鳍结构的底部部分和平面部分的底部部分；在鳍结构上形成第一栅极结构，第一栅极结构以第一间距间隔开；在平面部分上形成第二栅极结构，第二栅极结构以大于第一间距的第二间距间隔开；在第一栅极结构之间蚀刻鳍结构，直到被蚀刻的鳍结构的顶面与隔离结构的顶面共面；将第二栅极结构之间的平面部分的第一高度减小至第二高度；在被蚀刻的鳍结构上形成第一外延结构；以及在被蚀刻的平面部分上形成第二外延结构，第二外延结构的顶面与第一外延结构的顶面基本共面。
[0004]根据本专利技术实施例的另一个方面，提供了一种半导体结构，包括：第一区，具有第一晶体管，其中，第一晶体管的源极/漏极(S/D)外延层具有第一高度；以及第二区，具有第二晶体管和第三晶体管，其中第二晶体管的S/D外延层具有矮于第一高度的第二高度；以及第三晶体管的S/D外延层具有高于第一高度的第三高度，其中，第一晶体管、第二晶体管和第三晶体管的S/D外延层的顶面基本共面。
[0005]根据本专利技术实施例的又一个方面，提供了一种形成半导体结构的方法，包括：在衬底上形成第一区，第一区包括鳍结构；在衬底上形成第二区，第二区包括平面部分；在鳍结构上形成第一栅极结构；在平面部分上形成第二栅极结构；在第一栅极结构之间蚀刻鳍结构以形成第一开口；在第二栅极结构之间蚀刻平面部分以形成第二开口，其中，第二开口大于第一开口；在第一开口中形成第一外延结构；以及在第二开口中形成第二外延结构，其中，第一外延结构的顶面与第二外延结构的顶面基本共面，并且第一外延结构的底面与第二外延结构的底面不共面。
附图说明
[0006]当与附图一起阅读时，根据以下详细描述可最好地理解本专利技术的各方面。应注意，根据行业中的惯例，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
[0007]图1是根据一些实施例的非输入/输出(非I/O)和I/O区中的晶体管的截面图，其中
源极/漏极(S/D)外延结构形成在基本类似的深度下。
[0008]图2是根据一些实施例的非I/O区和I/O区的等距视图。
[0009]图3是根据一些实施例的根据一些实施例的非I/O和I/O区中的晶体管的截面图，其中S/D外延结构形成在不同的深度下。
[0010]图4A和图4B是根据一些实施例的利用不同蚀刻工艺形成的S/D开口的截面图。
[0011]图5是描述根据一些实施例的用于在非I/O和I/O区中的在基本类似的深度下形成S/D外延结构的方法的流程图。
[0012]图6至图9是根据一些实施例的非I/O和I/O区的形成期间的中间结构的截面图。
[0013]图10和图11是根据一些实施例的非I/O和I/O区的等距视图。
[0014]图12是根据一些实施例的形成牺牲栅极结构之后的非I/O区和I/O区的等距视图。
[0015]图13和图14是根据一些实施例的在非I/O和I/O区中具有基本类似的深度的S/D外延结构的形成期间的中间结构的截面图。
[0016]图15是根据一些实施例的蚀刻操作之后的非I/O区和I/O区的等距视图。
[0017]图16和图17是根据一些实施例的在非I/O和I/O区中具有基本类似的深度的S/D外延结构的形成期间的中间结构的截面图。
[0018]图18是根据一些实施例的在非I/O和I/O区中在基本类似的深度下形成的S/D外延结构的截面图。
[0019]图19A和图19B是描述了根据一些实施例的用于形成跨非I/O和I/O区具有共面顶面形貌的S/D外延结构的方法的流程图。
[0020]图20至图22是根据一些实施例的具有跨非I/O和I/O区的共平面的顶面形貌的S/D外延结构的形成期间的中间结构的截面图。
[0021]图23是根据一些实施例的蚀刻操作之后的非I/O区和I/O区的等距视图。
[0022]图24至图27是根据一些实施例的具有跨非I/O和I/O区的共平面的顶面形貌的S/D外延结构的形成期间的中间结构的截面图。
[0023]图28是根据一些实施例的具有带有共面顶面的S/D外延结构的非I/O区和I/O区的截面图。
[0024]图29A和图29B是根据一些实施例的通过各向同性和各向异性蚀刻工艺获得的蚀刻轮廓。
[0025]图29C和图29D是根据一些实施例的利用不同蚀刻工艺形成的S/D开口的截面图。
具体实施方式
[0026]以下公开内容提供用于实施提供的主题的不同特征的不同实施例或示例。以下将描述元件和布置的特定实例以简化本专利技术。当然，这些仅仅是实例，并非旨在限制本专利技术。例如，在以下描述中，在第二部件上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。
[0027]而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在涵盖除附图中描绘的方向以外的在使用或操作中的器
件的不同方向。可以其他方式对装置进行取向(旋转90度或处于其他取向)，而且可以相应地类似地解释其中所使用的空间相关描述符。
[0028]在一些实施例中，术语“约”和“基本”可表示具有给定数量的值，该给定数量在该值的5％内变化(例如，值的
±
1％、
±
2％、
±
3％、
±
4％、
±
5％)。这些值仅是实例，并不旨在进行限制。术语“约”和“基本”可以指根据本文的教导而由相关领域的技术人员解释的值的百分比。
[0029]如本文所用，术语“竖直”是指名义上垂直于衬底的表面。
[0030]集成电路(IC)可包括半导体结构的组合，例如输入/输出(I/O)场效应晶体管(FET)与非I/O FET的组合。I/O FET可以是电路的形成在IC的外围区域(称为“I/O区”或“高压区”)的一部分，而非I/O器件可以是称为逻辑电路的“核心”电路和/或形成在IC的“核心”区中的存储器电路的一部分。I/O本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体结构的方法，包括：在衬底上形成第一区，所述第一区包括鳍结构；在所述衬底上形成第二区，所述第二区包括具有第一高度的平面部分；在所述衬底上形成隔离结构，所述隔离结构覆盖所述鳍结构的底部部分和所述平面部分的底部部分；在所述鳍结构上形成第一栅极结构，所述第一栅极结构以第一间距间隔开；在所述平面部分上形成第二栅极结构，所述第二栅极结构以大于所述第一间距的第二间距间隔开；在所述第一栅极结构之间蚀刻所述鳍结构，直到所述被蚀刻的鳍结构的顶面与所述隔离结构的顶面共面；将所述第二栅极结构之间的所述平面部分的所述第一高度减小至第二高度；在所述被蚀刻的鳍结构上形成第一外延结构；以及在所述被蚀刻的平面部分上形成第二外延结构，所述第二外延结构的顶面与所述第一外延结构的顶面基本共面。2.根据权利要求1所述的方法，其中，形成所述第一区包括蚀刻所述衬底以形成所述鳍结构。3.根据权利要求1所述的方法，其中，形成所述第二区包括蚀刻所述衬底以形成所述平面部分。4.根据权利要求1所述的方法，其中，蚀刻所述鳍结构包括将所述鳍结构的高度减小至低于所述第二高度。5.根据权利要求1所述的方法，其中，蚀刻所述鳍结构包括将所述鳍结构的高度减小至高于所述第二高度。6.根据权利要求1所述的方法，其中，将所述第一高度减小至所述第二高度包括蚀刻所述平面部分，以使得所述平面部分的顶面位于所述隔离结构上方。7...

【专利技术属性】
技术研发人员：杨松鑫，郑宗期，萧茹雄，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：