半导体装置制造方法及图纸

提供了一种半导体装置。所述半导体装置包括：栅极结构，位于基底上，栅极结构包括交替地堆叠的绝缘层和栅电极；沟道结构，延伸穿过栅极结构；以及源极导电图案，位于基底与栅极结构之间。源极导电图案包括下源极导电图案和位于下源极导电图案上的上源极导电图案。沟道结构包括延伸穿过源极导电图案的绝缘图案、数据存储图案以及位于绝缘图案与数据存储图案之间的沟道图案。在半导体装置的剖视图中，沟道图案的下表面位于比上源极导电图案的上表面的水平高但比栅电极中的最下栅电极的下表面的水平低的水平处，并且基底提供基准参考水平。平。平。

【技术实现步骤摘要】
半导体装置
[0001]本申请要求于2020年4月28日在韩国知识产权局提交的第10
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2020
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0051528号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。


[0002]公开的示例实施例涉及一种包括沟道图案的半导体装置及制造其的方法。

技术介绍

[0003]垂直NAND闪存存储器的数据擦除可以通过其中使用栅极诱导漏极泄漏(GIDL)产生空穴的GIDL操作来进行。
[0004]当在垂直NAND闪存存储器中进行GIDL操作时，可能需要使杂质扩散在擦除控制晶体管的沟道区周围以产生空穴。为此，可以将通过热处理工艺使包括在设置在基底与栅电极之间的源极导电图案中的杂质扩散的方法应用于这种垂直NAND闪存存储器。
[0005]这种沟道图案可以包括多晶硅。与此相关，因为多晶硅具有晶体结构，所以杂质在沟道图案中的扩散速率可以根据沟道图案的晶体的排列状态而变化。也就是说，扩散在沟道图案的一部分中可以成功地进行，并且在沟道图案的另一部分中可能不太成功地进行。结果，扩散在擦除控制晶体管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，所述半导体装置包括：栅极结构，位于基底上，栅极结构包括交替地堆叠的绝缘层和栅电极；沟道结构，延伸穿过栅极结构；以及源极导电图案，位于基底与栅极结构之间，其中，源极导电图案包括下源极导电图案和位于下源极导电图案上的上源极导电图案，其中，沟道结构包括：绝缘图案，延伸穿过源极导电图案；数据存储图案；以及沟道图案，位于绝缘图案与数据存储图案之间，并且其中，在半导体装置的剖视图中，沟道图案的下表面位于比上源极导电图案的上表面的水平高但比栅电极中的最下栅电极的下表面的水平低的水平处，并且基底提供基准参考水平。2.根据权利要求1所述的半导体装置，其中，在半导体装置的剖视图中，沟道图案的下表面位于比数据存储图案的下表面的水平高的水平处，并且基底提供基准参考水平。3.根据权利要求2所述的半导体装置，其中，在半导体装置的剖视图中，数据存储图案的下表面位于比上源极导电图案的上表面的水平低的水平处，并且基底提供基准参考水平。4.根据权利要求2所述的半导体装置，其中，在半导体装置的剖视图中，数据存储图案的下表面位于比上源极导电图案的上表面的水平高的水平处，并且基底提供基准参考水平。5.根据权利要求1所述的半导体装置，其中，在半导体装置的剖视图中，沟道图案的下表面与数据存储图案的下表面位于相同的水平处。6.根据权利要求1所述的半导体装置，其中：在半导体装置的剖视图中，数据存储图案的下表面的一部分位于比上源极导电图案的上表面的水平高的水平处，并且基底提供基准参考水平；并且在半导体装置的剖视图中，数据存储图案的下表面的另一部分位于比上源极导电图案的上表面的水平低的水平处，并且基底提供基准参考水平。7.根据权利要求1所述的半导体装置，其中，在半导体装置的剖视图中，数据存储图案的下表面的最上部分位于比沟道图案的下表面的水平低的水平处，并且基底提供基准参考水平。8.根据权利要求1所述的半导体装置，其中，在半导体装置的剖视图中，数据存储图案的下表面的最上部分位于比沟道图案的下表面的水平高但比栅电极中的最下栅电极的下表面的水平低的水平处，并且基底提供基准参考水平。9.根据权利要求1所述的半导体装置，其中：数据存储图案包括顺序地堆叠在沟道图案的外侧表面上的隧道绝缘层、电荷存储层和阻挡层；并且在半导体装置的剖视图中，阻挡层的下表面、电荷存储层的下表面和隧道绝缘层的下表面分别位于不同的水平处。10.根据权利要求9所述的半导体装置，其中，下源极导电图案的一部分位于绝缘图案与阻挡层之间，同时物理地接触沟道图案的下表面。
11.根据权利要求1所述的半导体装置，其中，沟道图案的下部包括C或N。12.一种半导体装置，所述半导体装置包括：栅极结构，位于基底上，栅极结构包括交替地堆叠的绝缘层和栅电极；沟道结构，延伸穿过栅极结构；以及源极导电图案，位于基底与栅极结构之...

【专利技术属性】
技术研发人员：李商勳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：