半导体器件制造技术

一种半导体器件包括：第一基板，包括单元区域和围绕单元区域的延伸区域；在第一基板上的公共源极板；在公共源极板上的支撑件；第一堆叠结构，在支撑件上并包括交替地堆叠的第一绝缘膜和第一栅电极；沟道孔，在单元区域上穿透第一堆叠结构、支撑件和公共源极板；以及电极隔离沟槽，在单元区域上在第一方向上与沟道孔间隔开，在第二方向上延伸，并穿透第一堆叠结构、支撑件和公共源极板，其中在与电极隔离沟槽相邻的第一区域中的支撑件的第一厚度大于形成在电极隔离沟槽与沟道孔之间的第二区域中的支撑件的第二厚度。域中的支撑件的第二厚度。域中的支撑件的第二厚度。

【技术实现步骤摘要】
半导体器件


[0001]本公开涉及半导体器件。

技术介绍

[0002]为了满足消费者所要求的优异性能和低价格，需要提高半导体器件的集成度。在半导体器件的情况下，由于集成度是确定产品价格的重要因素，所以提高集成度尤其重要。在二维或平面半导体器件的情况下，由于集成度主要由单位存储单元占据的面积确定，所以集成度受精细图案形成技术的水平很大地影响。
[0003]然而，由于需要过于昂贵的装置用于图案的小型化，所以二维半导体器件的集成度不断提高，但是仍然受到限制。因此，已经提出包括三维设置的存储单元的三维半导体存储器件。

技术实现思路

[0004]本公开的各方面提供一种半导体器件，该半导体器件通过将其中形成电极隔离沟槽的区域的支撑件的厚度形成为比其中形成沟道孔的区域的支撑件的厚度厚，降低在形成电极隔离沟槽时可能发生的风险，而不增大半导体器件的整体厚度。
[0005]根据本公开的一示范性实施方式，提供一种半导体器件，该半导体器件包括：第一基板，包括单元区域和围绕单元区域的延伸区域；公共源极板，设置在第一基板上；支撑件，设置在公共源极板上；第一堆叠结构，设置在支撑件上并包括交替地堆叠的第一绝缘膜和第一栅电极；沟道孔，在第一基板的单元区域上穿透第一堆叠结构、支撑件和公共源极板；以及电极隔离沟槽，在第一基板的单元区域上在第一方向上与沟道孔间隔开，在垂直于第一方向的第二方向上纵向地延伸，并穿透第一堆叠结构、支撑件和公共源极板，其中在第一方向上与电极隔离沟槽相邻的第一区域中的支撑件在第一方向上的第一厚度大于形成在电极隔离沟槽和沟道孔之间的第二区域中的支撑件的第二厚度。
[0006]根据本公开的一示范性实施方式，提供一种半导体器件，该半导体器件包括：基板，具有形成在其上表面处的第一沟槽；公共源极板，设置在基板上并具有形成在其上表面处的第二沟槽；支撑件，设置在公共源极板上；堆叠结构，设置在支撑件上并包括交替地堆叠的绝缘膜和栅电极；第一沟道孔和第二沟道孔，每个穿透堆叠结构、支撑件和公共源极板，并在第一方向上彼此间隔开；以及电极隔离沟槽，在第一沟道孔和第二沟道孔之间在垂直于第一方向的第二方向上纵向地延伸，并在垂直于第一方向和第二方向的第三方向上与第一沟槽和第二沟槽中的每个重叠，其中公共源极板的至少一部分设置在第一沟槽中，以及其中支撑件的至少一部分设置在第二沟槽中。
[0007]根据本公开的一示范性实施方式，提供一种半导体器件，该半导体器件包括：基板，具有形成在其上表面处的第一沟槽；公共源极板，设置在基板上并具有形成在其上表面处的第二沟槽；支撑件，设置在公共源极板上；堆叠结构，设置在支撑件上并包括交替地堆叠的绝缘膜和栅电极；第一沟道孔和第二沟道孔，每个穿透堆叠结构、支撑件和公共源极
板，并在第一方向上彼此间隔开；沟道绝缘膜，沿着第一沟道孔和第二沟道孔的每个的侧壁和底表面设置；沟道膜，在第一沟道孔和第二沟道孔的每个内部设置在沟道绝缘膜上并与公共源极板接触；以及电极隔离沟槽，在第一沟道孔和第二沟道孔之间在与第一方向垂直的第二方向上纵向地延伸，并穿透堆叠结构、支撑件和公共源极板，其中第一沟槽、第二沟槽和电极隔离沟槽在垂直于第一方向和第二方向的第三方向上重叠，以及其中在第一方向上与电极隔离沟槽相邻的第一区域中的支撑件的第一厚度大于形成在电极隔离沟槽和第一沟道孔之间的第二区域中的支撑件的第二厚度。
[0008]然而，本公开的各方面不限于这里阐述的方面。通过参照下面给出的本公开的详细描述，本公开的以上和其它的方面将对于本公开所属的领域内的普通技术人员变得更加明显。
附图说明
[0009]通过参照附图详细描述本公开的示范性实施方式，本公开的以上和其它的方面以及特征将变得更加明显，在附图中相同的附图标记始终表示相同的元件。在附图中：
[0010]图1是用于说明根据本公开的实施方式的半导体器件的框图；
[0011]图2是用于说明根据本公开的实施方式的半导体器件的示意性透视图；
[0012]图3是用于说明根据本公开的实施方式的包括在半导体器件中的多个存储单元块中的一个存储单元块的电路图；
[0013]图4是用于说明根据本公开的实施方式的半导体器件的布局图；
[0014]图5是沿着图4的线A
‑
A'截取的剖视图；
[0015]图6是图5的区域B的放大图；
[0016]图7是用于说明根据本公开的示范性实施方式的半导体器件的剖视图；
[0017]图8是用于说明根据本公开的示范性实施方式的半导体器件的剖视图；
[0018]图9是用于说明根据本公开的示范性实施方式的半导体器件的剖视图；
[0019]图10是用于说明根据本公开的示范性实施方式的半导体器件的剖视图；
[0020]图11是用于说明根据本公开的示范性实施方式的半导体器件的剖视图；
[0021]图12是用于说明根据本公开的示范性实施方式的半导体器件的剖视图；
[0022]图13是用于说明根据本公开的示范性实施方式的半导体器件的剖视图；
[0023]图14是用于说明根据本公开的示范性实施方式的半导体器件的剖视图；
[0024]图15是用于说明根据本公开的示范性实施方式的半导体器件的剖视图；以及
[0025]图16至图27是用于说明根据本公开的示范性实施方式的制造半导体器件的方法的中间阶段图。
具体实施方式
[0026]图1是用于说明根据本公开的示例实施方式的半导体器件的框图。
[0027]参照图1，根据本公开的示例实施方式的半导体器件10可以包括存储单元阵列20和外围电路30。
[0028]存储单元阵列20可以包括多个存储单元块BLK1至BLKn。存储单元块BLK1至BLKn中的每个可以包括多个存储单元。存储单元块BLK1至BLKn可以通过位线BL、字线WL、至少一条
串选择线SSL和至少一条接地选择线GSL连接到外围电路30。
[0029]具体地，存储单元块BLK1至BLKn可以通过字线WL、至少一条串选择线SSL和至少一条接地选择线GSL连接到行解码器33。此外，存储单元块BLK1至BLKn可以通过位线BL连接到页缓冲器35。
[0030]外围电路30可以从半导体器件10的外部接收地址ADDR、命令CMD和控制信号CTRL，并可以向半导体器件10外部的器件发送数据DATA以及从半导体器件10外部的器件接收数据DATA。外围电路30可以包括控制逻辑37、行解码器33和页缓冲器35。行解码器33可以接收地址ADDR，控制逻辑37可以接收命令CMD和控制信号CTRL，页缓冲器35可以发送和接收数据DATA。
[0031]尽管没有示出，但是外围电路30还可以包括各种子电路，诸如输入/输出电路、生成半导体器件10的操作所需的各种电压的电压生成电路、以及用于校正从存储单元阵列20读取的数据DATA的错误的错误校正电路。
[0032]控制逻辑37可以连接到行解码器33、电压本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：第一基板，包括单元区域和围绕所述单元区域的延伸区域；公共源极板，设置在所述第一基板上；支撑件，设置在所述公共源极板上；第一堆叠结构，设置在所述支撑件上并包括交替地堆叠的第一绝缘膜和第一栅电极；沟道孔，在所述第一基板的所述单元区域上穿透所述第一堆叠结构、所述支撑件和所述公共源极板；以及电极隔离沟槽，在所述第一基板的所述单元区域上在第一方向上与所述沟道孔间隔开，在垂直于所述第一方向的第二方向上纵向地延伸，并穿透所述第一堆叠结构、所述支撑件和所述公共源极板，其中在所述第一方向上与所述电极隔离沟槽相邻的第一区域中的所述支撑件的第一厚度大于形成在所述电极隔离沟槽与所述沟道孔之间的第二区域中的所述支撑件的第二厚度。2.根据权利要求1所述的半导体器件，其中所述第一区域包括：所述公共源极板的设置在形成于所述第一基板的上表面处的第一沟槽中的部分，和所述支撑件的设置在形成于所述公共源极板的上表面处的第二沟槽中的部分。3.根据权利要求2所述的半导体器件，其中所述第二沟槽在所述第一方向上的宽度随着所述第二沟槽更靠近所述第一堆叠结构而增大。4.根据权利要求2所述的半导体器件，其中所述支撑件包括：第一支撑件，设置在所述第二沟槽中并包括第一浓度的杂质，和第二支撑件，设置在所述第一支撑件上并包括第二浓度的杂质，所述第二浓度大于所述第一浓度。5.根据权利要求1所述的半导体器件，还包括：沟道绝缘膜，沿着所述沟道孔的侧壁和底表面设置；和沟道膜，在所述沟道孔内部设置在所述沟道绝缘膜上，其中所述公共源极板与所述沟道膜接触。6.根据权利要求1所述的半导体器件，其中在所述第一区域中的所述公共源极板的第三厚度与在所述第二区域中的所述公共源极板的第四厚度相同。7.根据权利要求1所述的半导体器件，还包括：设置在所述电极隔离沟槽内部的电极隔离膜。8.根据权利要求7所述的半导体器件，还包括：电极隔离填充膜，填充所述电极隔离沟槽、在沿着所述电极隔离沟槽的侧壁和底表面设置的所述电极隔离膜上。9.根据权利要求1所述的半导体器件，还包括：设置在所述公共源极板内部的气隙。10.根据权利要求1所述的半导体器件，其中在所述第一区域中的所述公共源极板的第三厚度大于在所述第二区域中的所述公共源极板的第四厚度。11.根据权利要求1所述的半导体器件，还包括：设置在所述第一基板下面的第二基板；和
设置在所述第一基板和所述第二基板之间的晶体管和多条布线。12.根据权利要求1所述的半导体器件，还包括：导电垫，设置在所述沟道孔内部；位线，在所述导电垫上沿所述第一方向纵向地延伸并电连接到所述导电垫；连接线，设置在所述位线上；晶体管和多条布线，设置在所述连接线上；以及第二基板，设置在所述晶体管和所述多条布线上。13.根据权利要求1所述的半导体器件，还包括：第二堆叠结...

【专利技术属性】
技术研发人员：金江旻，金振赫，成政泰，申重植，李星炯，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：