写入非易失性存储器的方法和相应的集成电路技术

公开了写入非易失性存储器的方法和相应的集成电路。非易失性存储器的半导体阱容纳存储器单元。每个存储器单元具有浮置栅极和控制栅极。对存储器单元的擦除包括用第一擦除电压偏置半导体阱，第一擦除电压的绝对值大于存储器的控制栅极开关电路的双极结的击穿电压电平。第一擦除电压的绝对值基于存储器单元的磨损指示的值与磨损阈值的比较。损指示的值与磨损阈值的比较。损指示的值与磨损阈值的比较。

【技术实现步骤摘要】
写入非易失性存储器的方法和相应的集成电路


[0001]实施例和实现方式涉及集成电路，尤其是非易失性存储器和在非易失性存储器中写入。

技术介绍

[0002]在例如电可擦除和可编程类型的非易失性存储器“EEPROM”(电可擦除可编程只读存储器)中的写入通常包括擦除周期以及随后的编程周期。例如，擦除周期是在属于所谓的所选择的全页(或行)的所谓的所选择的存储器单元中的集合性的，而编程是根据待写入所选择的存储器的不同存储器单元中的数据(“0”或“1”)的选择性的。
[0003]在擦除和编程周期期间，用足够高的写入电压偏置属于每个存储器单元的浮置栅极晶体管以通过Fowler
‑
Nordheim效应或通过注入热载流子的效应将电荷(正电荷或负电荷，取决于所采用的擦除和编程规范)注入到晶体管的浮置栅极中。
[0004]因此，处于擦除状态的浮置栅极晶体管的阈值(阈值电压的值)不同于处于允许读取所存储的数据的编程状态的浮置栅极晶体管的阈值。
[0005]写入电压在绝对值形式约为10至15伏特，并且例如在擦除期间施加在浮置栅极晶体管的控制栅极和主体(容纳晶体管的衬底或阱)之间或者例如在编程期间施加在浮置栅极晶体管的控制栅极与导电端子之间。
[0006]为了产生高的写入电压，分压技术一方面用于施加中等幅度的正电压，另一方面用于施加中等幅度的负电压。
[0007]考虑到通过分压技术减轻了这些晶体管中的电压限制，这尤其允许减小存储器的晶体管(尤其是传送写入电压的晶体管)的尺寸。
[0008]经过许多次擦除和编程周期后，电荷注入尤其倾向于使注入的电荷通过隧道效应穿过的介电层退化。
[0009]这种退化导致处于擦除状态和编程状态下的晶体管的阈值的漂移。
[0010]这种漂移在包括注入在半导体主体与浮置栅极之间的电荷的擦除中尤其高。例如，在几十万个写入周期(例如500，000个周期)之后，擦除状态中的阈值可大于由第一擦除周期产生的擦除状态中的阈值约2至4伏特。
[0011]因此，在大量的写入周期之后，擦除状态和编程状态之间的区别会变得不确定。
[0012]这种老化现象导致存储器的耐用性受到限制。存储器耐用性是定义保证存储器的正常操作的写入周期的数量(换言之，存储器的“寿命”)的特性。从商业角度来看，耐用性是重要的特性。
[0013]随着存储器中的晶体管的尺寸减小，这种老化现象更加明显。
[0014]此外，用于增加擦除周期的寿命以限制在擦除状态下的阈值的漂移的技术具有减缓写入操作的直接缺点。从商业度来来看，写入周期的速度也是重要的特性。
[0015]因此，用于增加擦除电压以限制阈值漂移的常规技术通常受到传送控制栅极电压的晶体管的结的击穿电平的限制。

技术实现思路

[0016]因此，需要提出具有更长耐用性的紧凑型非易失性存储器，而不限制存储器的其他特性。
[0017]根据一个方面，本公开提出了一种用于写入非易失性存储器的方法，该非易失性存储器包括容纳在半导体阱中的存储器单元，每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管。该方法包括擦除周期(erase cycle)，该擦除周期包括用第一擦除电压(例如，正的)偏置半导体阱，并且响应于存储器单元的磨损值的增加大于磨损阈值，以绝对值形式将第一擦除电压的电平增加到大于存储器的控制栅极开关电路的双极结的击穿电平的电平。
[0018]在根据这方面的方法中，擦除周期可包括通过控制栅极开关电路用第二擦除电压(例如，负的)偏置所选择的存储器单元的控制栅极。
[0019]不言而喻，存储器单元的磨损值是表示存储器单元的老化的值，其可以在给定的时刻由为此目而设置的电路确定。例如，可对所进行的擦除周期的数量进行计数，并且该计数可用作存储器单元的磨损指示；存储器单元的存储电压电平与阈值电压电平之间的差可用作磨损指示；等等；以及它们的组合。
[0020]磨损阈值可以是表示存储器单元的老化的值，由于老化控制栅极开关电路中的最大电压电平(双极结的击穿电平)不再足以防止处于擦除状态的状态晶体管的阈值的漂移(例如，约2伏的漂移)。存储器单元的这种老化(对应于磨损阈值)可以例如通过在存储器中实现的500，000个写入周期来示出。
[0021]第一擦除电压和第二擦除电压相互配置以擦除所选择的存储器单元，例如通常通过Fowler
‑
Nordheim效应将电荷注入到所选择的存储器单元的状态晶体管的浮置栅极中。
[0022]换言之，根据这方面的方法提出了在分压技术中，通过以绝对值形式增加施加在存储器单元的阱中的擦除电压的分量(第一擦除电压)来增加擦除电压的幅度。
[0023]然而，第一擦除电压不通过控制栅极开关电路。
[0024]因此，第一擦除电压的电平不受控制栅极开关电路的双极结的击穿电平的限制。
[0025]因此，这允许限制阈值的漂移，同时加强老化存储器单元中的擦除，使其超出由控制栅极开关电路的双极结的击穿所施加的限制，并且因此允许增加存储器的整体耐用性。
[0026]存储器可以包括外围电路、容纳在缓冲半导体阱中的缓冲晶体管，存储器单元通过缓冲晶体管的导电端子耦合到外围电路，并且，根据一个实现方式，用适于将外围电路与第一擦除电压隔离的缓冲隔离电压偏置缓冲半导体阱和缓冲晶体管的栅极。
[0027]例如，位线被耦合到存储器单元的状态晶体管的导电端子，并且位线通过缓冲晶体管的导电端子耦合到外围电路。
[0028]这允许当第一擦除电压的电平大于控制栅极开关电路的击穿电平时，第一擦除电压不被传输至外围电路，大于控制栅极开关电路的击穿电平的电压对于外围电路而言通常是破坏性的。
[0029]更具体地，由于在擦除周期期间不使用位线，所以位线处于浮置电位。因此，位线的电位可升高到第一擦除电压的电平，潜在地升高到能够使外围电路退化的电压电平。
[0030]然而，由于用缓冲隔离电压偏置了缓冲晶体管的栅极，所以保护了外围电路在写入期间免受存在于位线上的第一擦除电压的影响。此外，由于还用缓冲隔离电压偏置了缓
冲半导体阱，所以缓冲晶体管将不会被位线的第一擦除电压损坏。
[0031]在这方面，当磨损值大于磨损阈值时，缓冲隔离电压可以至少等于第一擦除电压的电平与控制栅极开关电路的双极结的击穿电平之间的差。
[0032]根据一个实现方式，用第一擦除电压偏置半导体隔离区，在三阱类型的结构中，导体隔离区围绕半导体阱和缓冲半导体阱，其中半导体阱容纳存储器单元。
[0033]一方面，允许存储器的半导体区与第一擦除电压电隔离。更具体地，衬底与半导体隔离区之间的双极结通常能够支持大于控制栅极开关电路的击穿电压的电压。
[0034]另一方面，由用于容纳存储器单元的阱和用于缓冲阱两者的三阱类型的结构共享的半导体隔离区有利地是紧凑的。该共享具体地通过缓冲隔离电压获得，防止缓冲半导体阱与用第一擦除电压偏置的半导体隔离区之间的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，包括：擦除容纳在非易失性存储器的半导体阱中的存储器单元，每个所述存储器单元具有浮置栅极和控制栅极，所述擦除包括用第一擦除电压偏置所述半导体阱，所述第一擦除电压具有比所述存储器的控制栅极开关电路的双极结的击穿电压电平大的绝对值，所述第一擦除电压的绝对值基于所述存储器单元的磨损指示的值与磨损阈值的比较；以及写入所述存储器单元中的一个或多个存储器单元。2.根据权利要求1所述的方法，其中所述第一擦除电压的所述绝对值响应于所述比较指示所述磨损指示的值大于所述磨损阈值而被增加。3.根据权利要求2所述的方法，其中所述擦除包括：使用所述控制栅极开关电路，用第二擦除电压偏置所选择的存储器单元的所述控制栅极。4.根据权利要求1所述的方法，其中，所述存储器包括外围电路、以及容纳在缓冲半导体阱中的缓冲晶体管；所述存储器单元通过所述缓冲晶体管的导电端子被耦合到所述外围电路；以及所述缓冲半导体阱和所述缓冲晶体管的栅极被缓冲隔离电压偏置，以将所述外围电路与所述第一擦除电压隔离。5.根据权利要求4所述的方法，其中响应于所述磨损指示的值小于所述磨损阈值，所述缓冲器隔离电压被设置为至少等于所述第一擦除电压的电平与所述控制栅极开关电路的所述双极结的所述击穿电压电平之间的差。6.根据权利要求4所述的方法，其中半导体隔离区被所述第一擦除电压偏置，所述半导体隔离区围绕容纳所述存储器单元的所述半导体阱和所述缓冲半导体阱，所述存储器具有三阱类型的结构。7.根据权利要求1所述的方法，其中擦除周期包括：经由所述控制栅极开关电路，用中和电压偏置未选择的存储器单元的所述控制栅极。8.根据权利要求7所述的方法，其中响应于所述磨损指示的值小于所述磨损阈值，所述中和电压的电平以绝对值形式被增加，以相对于所述第一擦除电压的电平保持恒定的初始偏差。9.根据权利要求7所述的方法，其中响应于所述磨损指示的值大于所述磨损阈值，所述中和电压的电平被偏移到偏移中和电压电平，并且所述偏移中和电压的电平以绝对值形式被增加，以便相对于所述第一擦除电压的电平保持偏移恒定。10.根据权利要求9所述的方法，其中响应于所述磨损指示的值大于所述磨损阈值、并且所述中和电压的电平达到所述控制栅极开关电路的所述双极结的所述击穿电压电平，所述第一擦除电压的电平被维持。11.根据权利要求1所述的方法，其中响应于所述磨损指示的值大于所述磨损阈值，所述第一擦除电压的电平被维持在等于针对所述控制栅极开关电路的所述双极结的所述击穿电压电平所取的容差裕度的电平。12.一种非易失性存储器集成电路，包括：容纳在半导体阱中的存储器单元，每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管；以及控制电路装置，所述控制电路装置在操作中控制所述存储器单元的读取、写入和擦除，
其中所述擦除包括用第一擦除电压偏置所述半导体阱，所述第一擦除电压具有比所述非易失性存储器的控制栅极开关电路的双极结的击穿电压电平大的绝对值，所述第一擦除电压的绝对值基于所述存储器单元的磨损指示的值与磨损阈值的比较。13.根据权利要求12所述的集成电路，其中所述第一擦除电压的所述绝对值响应于所述比较指示所述磨损指示的值大于所述磨损阈值而被增加。14.根据权利要...

【专利技术属性】
技术研发人员：F，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：