封装结构制造技术

一种封装结构包括第一管芯、管芯堆叠结构、支撑结构以及绝缘结构。所述管芯堆叠结构接合到所述第一管芯。所述支撑结构设置在所述管芯堆叠结构上。所述支撑结构的宽度大于所述管芯堆叠结构的宽度并且小于所述第一管芯的宽度。所述绝缘结构至少在侧向上包裹在所述管芯堆叠结构及所述支撑结构周围。芯堆叠结构及所述支撑结构周围。芯堆叠结构及所述支撑结构周围。

【技术实现步骤摘要】
封装结构


[0001]本专利技术实施例涉及一种封装结构。

技术介绍

[0002]由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集 成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密 度的此种提高来自于最小特征尺寸(minimum feature size)的连续减小，此 使得更多较小的组件能够集成到给定区域中。这些较小的电子组件也需要 与先前的封装相比利用较小区域的较小的封装。用于半导体组件的一些较 小类型的封装包括方形扁平封装(quad flat package，QFP)、引脚栅阵列(pingrid array，PGA)封装、球栅阵列(ball grid array，BGA)封装、倒装芯片 (flip chip，FC)、三维集成电路(three
‑
dimensional integrated circuit，3DIC)、 晶片级封装(wafer level package，WLP)及层叠封装(package on package， PoP)装置等。
[0003]3DIC封装提供更高的集成密度及其他优势。然而，3DIC技术还有许 多挑战需要应对。

技术实现思路

[0004]本专利技术实施例提供一种封装结构，其包括第一管芯、管芯堆叠结构、 支撑结构以及绝缘结构。管芯堆叠结构接合到第一管芯。支撑结构设置在 管芯堆叠结构上，其中支撑结构的宽度大于管芯堆叠结构的宽度并且小于 第一管芯的宽度。绝缘结构至少在侧向上包裹在管芯堆叠结构及支撑结构 周围。
[0005]本专利技术实施例提供一种封装结构，其包括第一管芯、至少一个第二管 芯以及虚设管芯结构。至少一个第二管芯接合到第一管芯，其中第一管芯 在侧向上延伸超出至少一个第二管芯的侧壁。虚设管芯结构接合到至少一 个第二管芯。第一管芯的侧壁、至少一个第二管芯的侧壁及虚设管芯结构 的侧壁在侧向上彼此偏移。
[0006]本专利技术实施例提供一种形成封装结构的方法，其包括：提供第一管芯； 将管芯堆叠结构接合到第一管芯，其中管芯堆叠结构包括至少一个第二管 芯；通过熔融接合工艺将支撑结构接合到管芯堆叠结构，其中支撑结构的 宽度大于管芯堆叠结构的宽度并且小于第一管芯的宽度；以及形成绝缘结 构以在侧向上包裹在支撑结构及管芯堆叠结构周围，其中绝缘结构的至少 一部分是在将支撑结构接合到管芯堆叠结构之后形成。
附图说明
[0007]结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注 意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论 述清晰起见，可任意增大或减小各种特征的尺寸。
[0008]图1是示出根据本公开一些实施例的管芯的制备的示意性剖视图。
[0009]图2A到图2D是示出根据本公开一些实施例的管芯制造方法中的各种 阶段的示意
性剖视图。
[0010]图3A到图3C是示出根据本公开一些实施例的管芯制造方法中的各种 阶段的示意性剖视图。
[0011]图4A到图4G是示出根据本公开第一实施例的形成半导体结构的方法 的示意性剖视图。
[0012]图5A到图5G是示出根据本公开第二实施例的形成半导体结构的方法 的示意性剖视图。
[0013]图6A及图6B是示出根据本公开一些实施例的半导体结构的示意性剖 视图。
[0014]图7是示出根据本公开一些其他实施例的半导体结构的示意性剖视图。
[0015]图8A到图8F是示出根据本公开第三实施例的形成半导体结构的方法 的示意性剖视图。
[0016]图9A到图9C是根据本公开的一些实施例，在图8A或图8C中概述的 用于形成隔离层的工艺期间的中间步骤中虚线区域C的放大示意性剖视 图。
[0017]图10A及图10B是示出根据本公开一些实施例的半导体结构的示意性 剖视图。
[0018]图11A到图11F是示出根据本公开第四实施例的形成半导体结构的方 法的示意性剖视图。
[0019]图12A及图12B是根据本公开一些实施例的半导体结构的俯视图。
[0020]图13是示出根据本公开一些其他实施例的半导体结构的示意性剖视 图。
[0021]图14是示出根据本公开一些实施例的半导体结构的应用的示意性剖视 图。
具体实施方式
[0022]以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施 例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅 为实例而非旨在进行限制。举例来说，以下说明中将第二特征形成在第一 特征“上方”或第一特征“上”可包括其中第二特征与第一特征被形成为直接 接触的实施例，且也可包括其中第二特征与第一特征之间可形成有附加特 征、进而使得所述第二特征与所述第一特征可能不直接接触的实施例。另 外，本公开内容可能在各种实例中重复参考编号和/或字母。这种重复是出 于简洁及清晰的目的，且不是自身表示所论述的各种实施例和/或配置之间 的关系。
[0023]此外，为易于说明，本文中可能使用例如“在
…
下”、“在
…
下方”、“下 部”、“在
…
上”、“在
…
上方”、“上部”等空间相对性用语来阐述图中所示一 个元件或特征与另一(其他)元件或特征的关系。除附图中所绘示的取向 以外，所述空间相对性用语旨在涵盖装置在使用或操作中的不同取向。设 备可以其他方式进行取向(旋转90度或处于其他取向)，且本文所使用的 空间相对性描述语可同样相应地进行解释。
[0024]本公开也可包括其他特征及工艺。举例来说，可包括测试结构，以帮 助对三维(three
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dimensional，3D)封装或3DIC装置进行验证测试。所述 测试结构可例如包括在重布线层中或在衬底上形成的测试接垫，以使得能 够对3D封装或3DIC进行测试、对探针和/或探针卡(probe card)进行使 用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的 结构及方法可结合包括对已知良好管芯(known good die，KGD)进行中间 验证的测试方法来使用，以提高良率并降低成本。
[0025]图1是示出根据本公开第一实施例的制备管芯以用于后续工艺的示意 性剖视图。参照图1，提供了多个管芯20。管芯20可形成在晶片(图中未 示出)中。举例来说，对晶片进行处理以包括多个管芯区，且然后在制造 完成之后，可测试晶片。举例来说，探测晶片的每个管芯区并测试其功能 及性能，并且仅选择已知良好管芯(KGD)并将其用于随后的工艺。在一 些实施例中，将晶片贴合到包括粘胶带的临时载体或框架，且然后沿着切 割线(图中未示出)对晶片进行单体化(singulated)以形成单独的管芯20。 举例来说，在单体化工艺期间，胶带框架(tape frame)TP用于将晶片保持 就位。
[0026]在一些实施例中，管芯20可以是逻辑管芯、存储器管芯、射频管芯、 电源管理管芯、微机电系统(micro
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【技术保护点】

【技术特征摘要】
1.一种封装结构，包括：第一管芯；管芯堆叠结构，接合到所述第一管芯；支撑结构，设置在所述管芯堆叠结构上，其中所述支撑结构的宽度大于所述管芯堆叠结构的宽度并且小于所述第一管芯的宽度；以及绝缘结构，至少在侧向上包裹在所述管芯堆叠结构及所述支撑结构周围。2.根据权利要求1所述的封装结构，其中在所述支撑结构与所述管芯堆叠结构之间具有熔融接合界面。3.根据权利要求1所述的封装结构，其中所述绝缘结构的顶表面与所述支撑结构的顶表面共面。4.根据权利要求1所述的封装结构，其中所述管芯堆叠结构的最顶部管芯包括圆化拐角，并且在垂直方向上在所述支撑结构的底表面与所述最顶部管芯的所述圆化拐角之间存在间隙。5.一种封装结构，包括：第一管芯；至少一个第二管芯，接合到所述第一管芯，其中所述第一管芯在侧向上延伸超出所述至少一个第二管芯的侧壁；以及虚设管芯结构，接合到所述至少一个第二管芯，其中所述第一管芯的侧壁、所述至少一个第二管芯的所述侧壁及所述虚设管芯结构的侧壁在侧向上彼此偏移。6.根据权利要求5所述的封装结构，还包括至少在侧向上包封所述虚设管芯结构的包封件。7.根据权利要求5所述的封装结构，还包括多个介电层，所述多个介电层在侧向上包裹在所述至少一个第二管芯及所述虚设管芯结构周围。8.根据...

【专利技术属性】
技术研发人员：陈明发，叶松峯，刘醇鸿，史朝文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：