存储器器件及其形成方法技术

一种存储器器件包括：衬底、层堆叠及多个复合柱结构。层堆叠设置在衬底上。层堆叠包括交替堆叠的多个导电层及多个介电层。复合柱结构分别穿透过层堆叠。每一个复合柱结构包括介电柱；一对导电柱，穿透过介电柱且通过介电柱的一部分彼此电隔离；沟道层，覆盖介电柱的两侧及所述一对导电柱的两侧；铁电层，设置在沟道层与层堆叠之间；以及缓冲层，设置在沟道层与铁电层之间。与铁电层之间。与铁电层之间。

【技术实现步骤摘要】
存储器器件及其形成方法


[0001]本专利技术实施例涉及一种存储器器件及其形成方法。

技术介绍

[0002]半导体集成电路(integrated circuit，IC)行业已经历了指数级增长。IC材料及设计的技术进步已催生出数代IC，其中每一代具有比上一代更小且更复杂的电路。在IC演进的过程中，在几何大小(即，可使用制作工艺产生的最小组件(或线路))已减小的同时，功能密度(即，每芯片面积内连器件的数目)一般来说已增大。此种按比例缩小的过程通常通过提高生产效率及降低相关联的成本来提供益处。
[0003]此种按比例缩小也已增加IC处理及制造的复杂性，且为实现这些进步，IC工艺及制造也需要类似的发展。举例来说，已引入三维(three
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dimensional，3D)存储器器件来置换平面存储器器件。然而，3D存储器器件尚未在所有方面皆完全令人满意，出现了应予以解决的附加问题。

技术实现思路

[0004]本专利技术实施例提供一种存储器器件包括：衬底、层堆叠及多个复合柱结构。层堆叠设置在衬底上。层堆叠包括交替堆叠的多个导电层及多个介电层。复合柱结构分别穿透过层堆叠。每一个复合柱结构包括介电柱；一对导电柱，穿透过介电柱且通过介电柱的一部分彼此电隔离；沟道层，覆盖介电柱的两侧及一对导电柱的两侧；铁电层，设置在沟道层与层堆叠之间；以及缓冲层，设置在沟道层与铁电层之间。
[0005]本专利技术实施例提供一种存储器器件包括：层堆叠，设置在衬底上，其中层堆叠包括交替堆叠的多个导电层与多个介电层；介电柱，穿透过层堆叠；沟道层，环绕介电柱；铁电层，设置在沟道层与层堆叠之间；以及缓冲层，设置在铁电层与沟道层之间。
[0006]本专利技术实施例提供一种形成存储器器件的方法包括：在衬底上形成层堆叠，其中层堆叠包括交替堆叠的多个介电层与多个牺牲层；在层堆叠中形成沟槽，以穿透过层堆叠；将铁电层装衬在沟槽的侧壁上；在沟槽中形成缓冲层，以覆盖铁电层；在沟槽中形成沟道层，以覆盖缓冲层；使用介电材料填充沟槽，以形成介电柱；形成嵌置在介电柱中的一对导电柱；以及实行置换工艺，以将多个牺牲层置换成多个导电层。
附图说明
[0007]结合附图阅读以下详细说明，会最佳地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
[0008]图1是根据一些实施例的衬底的剖视图。
[0009]图2A到图10A是根据第一实施例的形成三维(3D)存储器器件的方法的俯视图。
[0010]图2B到图10B是沿着图2A到图10A的横截面A
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A的剖视图。
[0011]图10C是沿着图10B的横截面B
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B的平面图。
[0012]图11A及图11B是根据各种实施例的3D存储器器件的平面图。
[0013]图12是根据一些实施例的存储器阵列的俯视图。
[0014]图13是图12的存储器阵列的电路图。
[0015]图14A到图14D是根据一些替代实施例的3D存储器器件的剖视图。
[0016]图15到图21A是根据第二实施例的形成3D存储器器件的方法的剖视图。
[0017]图16B是图16A的3D存储器器件的俯视图。
[0018]图21B是图21A的3D存储器器件的俯视图。
[0019]图22是根据第三实施例的3D存储器器件的剖视图。
[0020]图23是根据第四实施例的3D存储器器件的剖视图。
[0021]图24是根据第五实施例的3D存储器器件的剖视图。
[0022]图25说明根据一些实施例的形成3D存储器器件的方法的流程图。
具体实施方式
[0023]以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，在以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
[0024]此外，为易于说明，本文中可使用例如“位于
…
之下(beneath)”、“位于
…
下方(below)”、“下部的(lower)”、“位于
…
上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向之外还囊括器件在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
[0025]在各种非易失性存储器中，铁电场效晶体管(ferroelectric field effect transistor，FeFET)是高密度、低功率应用的一个有前景候选。由于FeFET的场驱动式操作，FeFET具有例如非破坏性读出、高编程/擦除速度及低功耗等优点。另外，FeFET因其高的可扩缩性及高的互补金属氧化物半导体(complementary metal
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oxide
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semiconductor，CMOS)兼容性而备受关注。为使密度更高，已提出3D垂直结构。最近已开发出3D垂直堆叠铁电结构，且已演示所述3D垂直堆叠铁电结构的存储操作。一般来说，多晶硅用作沟道材料。然而，多晶硅沟道面临着一些挑战，例如极薄多晶硅沟道的迁移率低且铁电材料与多晶硅之间的界面层(interfacial layer，IL)的介电常数低。由于具有低介电常数的IL与铁电材料的电容不匹配，因此在操作期间在IL上施加大电压，此最终可能导致IL被击穿，进而导致耐用性故障。另外，具有低介电常数的IL可能会进一步增强电荷捕获，此会导致阈值电压偏移问题，进而降低可靠性。
[0026]根据本专利技术的一个实施例，已提出具有氧化物半导体沟道的FeFET。氧化物半导体
沟道由于其迁移率高且本体极薄而适合于达到快速存取速度。然而，实际上，铁电材料与氧化物半导体沟道之间仍存在薄的界面层(IL)，从而发生电荷捕获问题。即使铁电材料与氧化物半导体沟道之间不形成IL，铁电材料与氧化物半导体沟道之间的界面处仍可能会形成捕获电荷的一些陷阱和/或缺陷，进而降低可靠性。铁电材料与氧化物半导体沟道之间的界面处的陷阱和/或缺陷可能来自未被占据的氧空位(oxygen vacancy)、悬键(dangling bond)等。
[0027]根据一些实施例，提出一种三维(3D)存储器器件包括缓冲层设置在铁电层与沟道层之间。具有高介电常数的缓冲层能够减少铁本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器器件，包括：层堆叠，设置在衬底上，其中所述层堆叠包括交替堆叠的多个导电层与多个介电层；多个复合柱结构，分别穿透过所述层堆叠，其中每一个复合柱结构包括：介电柱；一对导电柱，穿透过所述介电柱且通过所述介电柱的一部分彼此电隔离；沟道层，覆盖所述介电柱的两侧及所述一对导电柱的两侧；铁电层，设置在所述沟道层与所述层堆叠之间；以及缓冲层，设置在所述沟道层与所述铁电层之间。2.根据权利要求1所述的存储器器件，其中所述缓冲层包含具有大于5的介电常数的介电材料。3.根据权利要求1所述的存储器器件，其中所述缓冲层至少包括：第一介电材料，与所述铁电层接触；以及第二介电材料，与所述沟道层接触，其中所述第一介电材料与所述第二介电材料具有不同的介电常数。4.根据权利要求1所述的存储器器件，其中所述缓冲层是掺杂氮的介电层，且所述缓冲层的氮掺杂浓度是梯度分布。5.根据权利要求1所述的存储器器件，还包括多个隔离结构，所述多个隔离结构分别穿透过所述层堆叠且分别设置在所述多个复合柱结构之间以对所述多个复合柱结构进行电隔离，其中所述多个复合柱结构中的一者与位于所述多个复合柱结构中的所述一者的一侧处的对应导电层构成存储单元。6.根据权利要求5所述的存...

【专利技术属性】
技术研发人员：吴昭谊，林佑明，杨世海，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：