半导体元件制造技术

本揭露提供一种半导体元件。在一种制造半导体元件的方法中，形成鳍片结构。鳍片结构包含第一半导体层与第二半导体层的堆叠层及在堆叠层上的硬遮罩层，第二半导体层设置于底部鳍片结构上。形成绝缘隔离层，以使得硬遮罩层与堆叠层从绝缘隔离层暴露。形成牺牲包覆层至少于暴露的硬遮罩层与暴露的堆叠层的多个侧壁上。形成第一介电层，形成第二介电层于第一介电层上，且第二介电层由与第一介电层不同的材料所制成。凹陷第二介电层，形成第三介电层于凹陷的第二介电层上，从而形成墙鳍结构，第三介电层由与第二介电层不同的材料所制成。三介电层由与第二介电层不同的材料所制成。三介电层由与第二介电层不同的材料所制成。

【技术实现步骤摘要】
半导体元件


[0001]本揭露是关于一种半导体元件。

技术介绍

[0002]随着半导体产业进入纳米制程技术节点，以追求更高元件密度、更高效能以及更低成本，来自制造以及设计的挑战造就了三维设计的发展，诸如多栅极场效晶体管(multi-gate field effect transistor)，包含鳍式场效晶体管(Fin field effect transistor,Fin FET)以及环绕栅极(gate all around,GAA)场效晶体管。在鳍式场效晶体管中，栅极电极邻接通道区域的三个侧表面，而栅极介电层安插于其间。因为栅极结构包围(围绕)住鳍片结构的三个表面，晶体管基本上具有三个栅极来控制通过鳍片或通道区域的电流。不幸地，第四侧，通道的底部部分，与栅极电极距离甚远，因此栅极无法对其紧密控制。相比之下，在环绕栅极场效晶体管中，通道区域的所有表面都被栅极电极所围绕，此允许通道区域中的空泛区(depletion region)更完整，并造成较少的短通道效应，原因为较陡峭的次阀值电流摆动(sub-threshold current swing,SS)以及较小的漏致障蔽下降(drain induced barrier lowering,DIBL)。随着晶体管尺寸持续缩减至小于10至15纳米的技术节点，环绕栅极场效晶体管的进一步改善为不可或缺。

技术实现思路

[0003]根据本揭露的一实施方式，一种半导体元件包含第一环绕栅极场效晶体管(GAA FET)、第二GAA FET以及墙鳍。墙鳍设置于第一GAA FET与第二GAA FET之间，且设置于绝缘隔离层上。墙鳍包含第一介电层、设置于第一介电层上的第二介电层以及第三介电层。第一、第二、第三介电层彼此由不同材料所制成。第三介电层包含一介电材料，该介电材料具有高于第一、第二介电层以及绝缘隔离层的介电常数。
附图说明
[0004]当结合随附诸图阅读时，得自以下详细描述最佳地理解本揭露的一实施例。应强调，根据工业上的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
[0005]图1至图8绘示根据本揭露一实施方式的制造半导体GAA FET元件在各阶段的剖面图；
[0006]图9A、图9B、图9C以及图9D绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0007]图10A、图10B以及图10C绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0008]图11A、图11B以及图11C绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0009]图12A、图12B以及图12C绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图的各种视图；
[0010]图13A、图13B、图13C以及图13D绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0011]图14A、图14B以及图14C绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0012]图15A、图15B以及图15C绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0013]图16A、图16B以及图16C绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0014]图17A、图17B以及图17C绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0015]图18A、图18B以及图18C绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0016]图19A、图19B以及图19C绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0017]图20A、图20B以及图20C绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0018]图21A、图21B、图21C以及图21D绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0019]图22A、图22B以及图22C绘示根据本揭露一实施方式的制造半导体GAA FET元件的其中一阶段的各种视图；
[0020]图23A、图23B以及图23C绘示根据本揭露一实施方式的图示埋入电源线的制造操作剖面图；
[0021]图24A、图24B以及图24C绘示根据本揭露一实施方式的图示埋入电源线的制造操作剖面图；
[0022]图25A以及图25B绘示根据本揭露一实施方式的图示埋入电源线的各种视图；
[0023]图26A、图26B以及图26C绘示根据本揭露一实施方式的制造半导体FET元件的其中一阶段的各种视图。
[0024]【符号说明】
[0025]10:基底
[0026]15:硬遮罩层
[0027]15A:第一硬遮罩层
[0028]15B:第二硬遮罩层
[0029]18:衬垫绝缘层,鳍片衬垫层,衬垫层
[0030]20:第一半导体层
[0031]21:鳍片结构
[0032]22:第一底部半导体层
[0033]23:第二底部半导体层
[0034]24:顶部半导体层
[0035]25:第二半导体层
[0036]26:上盖半导体层
[0037]29:鳍片结构
[0038]30:绝缘隔离层,绝缘材料层,绝缘层
[0039]35:包覆层
[0040]40:第一介电层
[0041]45:第二介电层
[0042]50:第三介电层
[0043]62:牺牲栅极介电层
[0044]64:牺牲栅极电极层,牺牲栅极电极
[0045]65:侧壁间隔件
[0046]66:硬遮罩层
[0047]69:源极/漏极空间
[0048]70:内间隔件
[0049]82:第一磊晶层
[0050]84:第二磊晶层
[0051]86:第三磊晶层
[0052]90:第五介电层
[0053]102:栅极介电层
[0054]104:栅极电极层,栅极电极
[0055]110:埋入式电源供应线
[0056]1010:基底
[0057]1020:鳍片结构
[0058]1025:上部
[0059]1030:绝缘隔离层,绝缘层,绝缘隔离区域
[0060]1035:沟槽开口
[0061]1040:衬垫绝缘层,衬垫层
[0062]1045:上开口
[0063]1050:导电材料,埋入式电源供应线
[0064]1055:绝缘材料,绝缘材料层
[0065]Y1-本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，其特征在于，包含：一第一环绕栅极场效晶体管与一第二环绕栅极场效晶体管；以及一墙鳍，设置于该第一环绕栅极场效晶体管与该第二环绕栅极场效晶体管之间，且设置于一绝缘隔离层上，其中：该墙鳍包含一第一介电层、设置于...

【专利技术属性】
技术研发人员：摩尔，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：