存储器电路和写入存储器单元的方法技术

本发明专利技术的实施例提供了存储器电路和将数据写入存储器单元的方法。存储器电路包括具有多个存储器单元的存储阵列，每个存储器单元包括具有铁电层的栅极结构和与该栅极结构相邻的沟道层，沟道层包括金属氧化物材料。驱动器电路被配置为向存储器单元的栅极结构输出栅极电压，栅极电压在第一写入操作中具有正极性和第一幅度，在第二写入操作中具有负极性和第二幅度，并将第二幅度控制为大于第一幅度。并将第二幅度控制为大于第一幅度。并将第二幅度控制为大于第一幅度。

【技术实现步骤摘要】
存储器电路和写入存储器单元的方法


[0001]本专利技术的实施例涉及存储器电路和写入存储器单元的方法。

技术介绍

[0002]在一些应用中，集成电路(IC)包括将数据存储在非易失性存储器(NVM)中的存储器电路，其中，当IC断电时，数据不会丢失。NVM单元的类型包括三端子器件，其中栅极与两个源极/漏极(S/D)端子中的每个端子之间的介电层具有一个或多个能够响应于所施加的电压而改变的特性，从而可检测到的特性变化被用于表示存储的逻辑状态。在一些情况下，介电层包括铁电材料，并且该器件称为铁电随机存取存储器(FRAM或FeRAM)单元。在一些情况下，NVM单元的导电沟道包括高电子迁移率材料，例如金属氧化物，诸如铟镓锌氧化物(IGZO)。

技术实现思路

[0003]根据本专利技术实施例的一个方面，提供了一种存储器电路，包括：存储器阵列，包括多个存储器单元，多个存储器单元中的每个存储器单元包括：栅极结构，包括铁电层；和沟道层，与栅极结构相邻，沟道层包括金属氧化物材料；以及驱动器电路，被配置为向多个存储器单元中的存储器单元的栅极结构输出栅极电压，其中栅极电压在第一写入操作中具有正极性和第一幅度，栅极电压在第二写入操作中具有负极性和第二幅度，并且驱动器电路被配置为控制第二幅度大于第一幅度。
[0004]根据本专利技术实施例的另一个方面，提供了一种将数据写入存储器单元的方法，方法包括：通过将栅极电压施加到栅极结构的铁电层并且将地电压电平施加到包括金属氧化物材料的沟道层来对存储器单元执行第一写入操作，栅极电压具有正极性和第一幅度；以及通过将栅极电压施加到铁电层并且将地电压电平施加到沟道层来对存储器单元执行第二写入操作，栅极电压具有负极性和大于第一幅度的第二幅度。
[0005]根据本专利技术实施例的又一个方面，提供了一种存储器电路，包括：控制电路；多个存储器单元，多个存储器单元中的每个存储器单元包括：栅极端子，耦合到包括铁电层的栅极结构；和源极端子和漏极端子，耦合到与栅极结构相邻的沟道层，沟道层包括铟镓锌氧化物(IGZO)；字线驱动器，耦合到多个存储器单元中的存储器单元的栅极端子；以及读取/写入(R/W)接口，耦合到多个存储器单元中的存储器单元的源极端子和漏极端子，其中，对于多个存储器单元中的所选存储器单元控制电路被配置为：通过使得R/W接口使源极端子和漏极端子中的每个接地，并且字线驱动器向具有正极性和第一幅度的栅极端子输出栅极电压，来执行第一写入操作，以及通过使得R/W接口使源极端子和漏极端子中的每个接地，并且字线驱动器向具有负极性和大于第一幅度的第二幅度的栅极端子输出栅极电压，来执行第二写入操作。
附图说明
[0006]当结合附图进行阅读取时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1A是根据一些实施例的存储器电路的图。
[0008]图1B是根据一些实施例的存储器单元的图。
[0009]图2A和图2B描绘了根据一些实施例的存储器电路操作参数。
[0010]图3A和图3B描绘了根据一些实施例的存储器单元操作参数。
[0011]图4是根据一些实施例的将数据写入存储器单元的方法的流程图。
具体实施方式
[0012]以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0013]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
[0014]在各种实施例中，一种存储器电路和写入方法包括通过使用其中栅极电压具有正极性和第一幅度的第一写入操作和其中栅极电压具有负极性和大于第一幅度的第二幅度的第二写入操作来不对称地编程包括金属氧化物沟道的FeRAM单元。与其中使用具有相反极性和相等幅度的栅极电压来编程包括金属氧化物沟道的FeRAM单元的对称方法相比，该存储器电路和写入方法能够基于阈值电压差实现更高的阈值电压和增大的存储器窗口。因此，与在其中使用具有相反极性和相等幅度的栅极电压对包括金属氧化物沟道的FeRAM单元进行编程的一些方法中使用的大约1eV相比，该存储器电路和写入方法能够进行小于0.5电子伏(eV)的栅电极功函数调整。
[0015]图1A是根据一些实施例的存储器电路100的图，图1B是根据一些实施例的存储器单元112的图。为了说明的目的，简化了存储器电路100和存储器单元112中的每个。在各种实施例中，存储器电路100或存储器单元112中的一个或两个包括除了图1A和图1B中所描绘的那些元件之外的各种元件，或者以其他方式布置以便能够执行以下讨论的操作。图1B描绘了存储器单元112的截面并且包括X方向和Z方向。
[0016]存储器电路100包括耦合到字线驱动器120和读取/写入(R/W)接口130的存储阵列110，以及通过控制信号总线CTRLB耦合到字线驱动器120和R/W接口130的控制电路140。存储器电路100被配置为能够执行方法的一些或全部，例如，下面关于图4讨论的方法400，其
中将数据写入存储器单元112的一个或多个实例。
[0017]基于两个或多个电路元件之间的一个或多个直接信号连接和/或一个或多个间接信号连接(包括一个或多个逻辑器件，例如反相器或逻辑门)，两个或更多个电路元件被认为是耦合的。在一些实施例中，两个或多个耦合的电路元件之间的信号通信能够由一个或多个逻辑器件修改，例如，反相或使是为有条件的。
[0018]存储器阵列110包括布置成行和列(未标记)的存储器单元112，并且每个存储器单元112耦合到字线WL1
‑
WLM中的一个(在图1B中被指定为WLx)、位线BL1
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BLN中的一个(在图1B中指定为BLx)和选择线SL1
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SLN中的一个(在图1B中指定为SLx)。在一些实施例中，存储器阵列110包括行的数量在64到1024的范围内。在一些实施例中，存储器阵列110包括行的数量在128到512的范围内。在一些实施例中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器电路，包括：存储器阵列，包括多个存储器单元，所述多个存储器单元中的每个存储器单元包括：栅极结构，包括铁电层；和沟道层，邻近所述栅极结构，所述沟道层包括金属氧化物材料；以及驱动器电路，被配置为向所述多个存储器单元中的存储器单元的所述栅极结构输出栅极电压，其中所述栅极电压在第一写入操作中具有正极性和第一幅度，所述栅极电压在第二写入操作中具有负极性和第二幅度，并且所述驱动器电路被配置为控制所述第二幅度大于所述第一幅度。2.根据权利要求1所述的存储器电路，其中所述多个存储器单元中的每个存储器单元的所述沟道层位于所述存储器单元的源极接触件和漏极接触件之间，以及所述存储器电路被配置为在所述第一写入操作和第二写入操作中的每个期间将地电压电平施加到所述源极接触件和所述漏极接触件中的每个。3.根据权利要求1所述的存储器电路，其中，所述多个存储器单元中的每个存储器单元的所述沟道层的所述金属氧化物材料包括铟镓锌氧化物(IGZO)。4.根据权利要求1所述的存储器电路，其中，所述第一幅度具有在2伏至2.5伏范围内的值。5.根据权利要求1所述的存储器电路，其中，所述第二幅度具有在3.5伏至5伏范围内的值。6.根据权利要求1所述的存储器电路，其中，所述第一幅度的值约为所述第二幅度的值的一半。7.根据权利要求1所述的存储器电路，其中，所述多个存储器单元中的每个存储器单元的所述栅极结构包括n型功函数层，所述n型功函数层被配置为以小于0.5电子伏调整功函数。8.根据权利要求1所述的存储器电路，其中所述多个存储器单元中的存储器单元被配置为具...

【专利技术属性】
技术研发人员：魏焕昇，沈泽民，吴志强，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：