一种对存于非暂性计算机可读媒体布置图制造半导体装置的方法包括：将布置图配置成列；将这些列中的一或多个配置为组合列，组合列配置包括相对于实质上垂直于第一方向的第二方向，将一或多个组合列中的每一个的一高度设定为实质上等于第一单元的第一高度及第二单元的第二高度的总和，第一单元不同于第二单元，且第一高度不同于第二高度；以及填充该一或多个组合列中的每一个，该填充包括：将第一单元的第一实例堆叠在第二单元的第一实例上，或将第二单元的第二实例堆叠在第一单元的第二实例上。
【技术实现步骤摘要】
对存于非暂性计算机可读媒体布置图制造半导体装置的方法
本案是关于一种制造半导体装置的方法，特别是关于一种制造包含具有特定节距的金属层的半导体装置的方法。
技术介绍
集成电路(integratedcircuit；IC)包括一或多个半导体装置。用以表示半导体装置的一个方式使用称为布置图的平面视图。布置图是在设计规则的情境下产生。设计规则的集合将约束强加在布置图中的对应图案的安置上，例如，地理/空间限制、连接性限制等等。通常，设计规则的集合包括关于相邻或邻接单元中的图案之间的间距及其他相互作用的设计规则的子集，其中图案表示金属化层中的导体。通常，设计规则的集合特定于将基于布置图结果制造半导体装置的制程节点。设计规则集合补偿对应制程节点的可变性。此补偿增加由布置图产生的实际半导体装置将为虚拟装置的可接受对应物的可能性，布置图基于该虚拟装置。
技术实现思路
在一实施例中，提供对存于非暂性计算机可读媒体布置图制造半导体装置的方法，包括产生布置图，该产生包括：将布置图配置成列，这些列实质上在第一方向上延伸；将列中的一或多个配置为组合列，配置该组合列包括以下步骤：相对于实质上垂直于第一方向的第二方向，将一或多个组合列中的每一个的高度设定为实质上等于第一单元的第一高度及第二单元的第二高度的总和；第一单元不同于第二单元，且第一高度不同于第二高度；以及填充一或多个组合列中的每一个，填充步骤包括：在一或多个组合列中的至少一个内且相对于第二方向，将第一单元的第一实例堆叠在第二单元的第一实例上；或在一或多个组合列中的至少一个内且相对于第二方向，将第二单元的第二实例堆叠在第一单元的第二实例上。附图说明一或多个实施例通过实例的方式，且并非通过限制例示于伴随附图的图中，其中具有相同元件符号标示的元件始终表示相同元件。图示未按比例，除非另有揭示。图1为根据本揭示案的至少一个实施例的半导体装置的方块图；图2A为根据一些实施例的布置图；图2B为根据一些实施例的布置图；图2C至图2D为根据一些实施例的对应横截面图；图3A为根据一些实施例的布置图；图3B为根据一些实施例的横截面图；图3C为根据一些实施例的布置图；图4A至图4F为根据一些实施例的对应布置图；图5A至图5C为根据一些实施例的对应布置图；图6A为根据一些实施例的制造半导体装置的方法的流程图；图6B至图6C为根据一些实施例的产生布置图的对应方法的对应流程图；图7为根据一些实施例的电子设计自动化(electronicdesignautomation；EDA)系统的方块图；图8为根据一些实施例的半导体装置制造系统，及与该半导体装置制造系统相关联的IC制造流程的方块图。【符号说明】HCELL,HCOMBO:高度HHP:第一高度/高度HLP:第二高度/高度HNP,HNP:距离LBlech,L326,L336:长度PM_1st,PM0:第一节距PM2(PG):第一节距/节距PM_3rd(L),PM2(L):第二节距/节距PM_3rd(PG):第三节距100,100A:半导体装置101:电路巨集/巨集102(1)-102(4):LP单元区103(1)-103(4):HP单元区104(1)-104(4):组合列区/列区/组合列205B,反向器/205B:布置图205C-205D:横截面图206(1):晶体管层207(1),CB:单元边界/CBAAN,208(1)/AAN208(1)/208(1):主动区域图案/AA图案/AAR图案AAP,210(1)/AAP210(1)/210(1):AA图案/AAP图案208(1)’:NMOS组态/ARN区210(1)’:PMOS组态/ARP区栅极212(1)/212(1),栅极212(2)/212(2),栅极212(3)/212(3):栅极图案212(1)’,212(2)’,212(3)’:栅极结构MD,214(1)/214(1),MD,214(3)/214(3):漏极上金属接点图案/MD图案214(2),MD/214(2):漏极上金属接点图案/MD图案214(1)’:接点结构/MD接点结构214(3)’:MD接点结构216(1)/216(1),VG:栅极至M0通孔图案/VG图案216(1)’:VG结构VMD,218(1)/VMD,218(3):MD至M0通孔图案/VMD图案218(1),218(3):MD至M0通孔图案/VMD图案218(2),VMD:MD至M0通孔图案/VMD图案218(2):MD至M0通孔图案/VMD图案218(1)’,218(2)’,218(3)’:MD接点结构220:M0层M0,222(1)-M0,222(6)/222(1)-222(6):导电图案M0,222(8)-M0,222(14)/222(8)-222(14):虚拟M0导电图案/M0图案/虚拟M0图案222(8),222(14):M0PG图案222(9)-222(13):虚拟M0逻辑图案222(8)’-222(14)’:虚拟M0导电片段M1,226(1)/226(1),226(2)/226(2),M1:虚拟M1导电片段/虚拟M1图案228(1):M2层230(1),M2-230(5),M2/230(1)-230(5):虚拟M2导电图案/M2图案/虚拟M2图案230(1),230(5):M2PG图案230(2)-230(4):虚拟M2逻辑图案230(1)’-230(5)’:虚拟M2导电片段CP,238(1)-CP,238(2)/CP,238(4)/CP,238(6)-CP,238(7):切割图案/CP图案238(3),CP/238(5),CP/238(8),CP:切割图案/CP图案238(1)-238(8):切割图案/CP图案240(1),240(2),240(3):高功率单元/HP单元242(1),242(2),242(3):低功率单元/LP单元246:布置图VIA0:第一层/层/层级VIA1:第二层/层/层级VDD:第一参考电压VSS:第二参考电压II(b)II(B’),II(C)II(C’),III(B)III(B’):横截线304(4)-304(6):组合列316(10)-326(13):M1图案316(10)’-316(13)’:M1导电片段322(15)-322(18):M0导电图案/M0图案322(17)’:M0导电片段323(1)’-323(4)’:本文档来自技高网...
【技术保护点】
1.一种对存于非暂性计算机可读媒体布置图制造半导体装置的方法，其特征在于，包含产生该布置图，产生该布置图包括以下步骤：/n将该布置图配置成多个列，所述多个列在一第一方向上延伸；/n将所述多个列中的一或多个配置为组合列，配置组合列包括以下步骤：/n相对于垂直于该第一方向的一第二方向，将该一或多个组合列中的每一个的一高度设定为等于一第一单元的一第一高度及一第二单元的一第二高度的一总和；该第一单元不同于该第二单元，且该第一高度不同于该第二高度；以及/n填充该一或多个组合列中的每一个，该填充步骤包括以下步骤：/n在该一或多个组合列中的至少一个内且相对于该第二方向，将该第一单元的一第一实例堆叠在该第二单元的一第一实例上；或/n在该一或多个组合列中的至少一个内且相对于该第二方向，将该第二单元的一第二实例堆叠在该第一单元的一第二实例上。/n
【技术特征摘要】
20200131 US 62/968,236;20200916 US 17/023,2861.一种对存于非暂性计算机可读媒体布置图制造半导体装置的方法，其特征在于，包含产生该布置图，产生该布置图包括以下步骤：
将该布置图配置成多个列，所述多个列在一第一方向上延伸；
将所述多个列中的一或多个配置为组合列，配置组合列包括以下步骤：
相对于垂直于该第一方向的一第二...
【专利技术属性】
技术研发人员：彭士玮，曾健庭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71
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