半导体存储装置及其读取方法制造方法及图纸

本发明专利技术的实施方式提供一种能够抑制读取错误的发生的半导体存储装置及其读取方法。实施方式的半导体存储装置包含：NAND串，具备串联连接且彼此相邻的第1及第2存储单元；第1字线，与第1存储单元的栅极连接；第2字线，与第2存储单元的栅极连接；位线，与NAND串连接；以及感测放大器，包含感测节点、连接于感测节点与位线之间的第1晶体管、及锁存电路。该半导体存储装置能够执行包含第1读取动作与第2读取动作的读取动作。

【技术实现步骤摘要】
半导体存储装置及其读取方法[相关申请]本申请案享有以日本专利申请案2020-27018号(申请日：2020年2月20日)为基础申请案的优先权。本申请通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体存储装置及其读取方法。
技术介绍
已知有能够非易失性地存储数据的NAND(NotAND，与非)型闪存。
技术实现思路
实施方式提供一种能够抑制读取错误的发生的半导体存储装置及其读取方法。实施方式的半导体存储装置包含：NAND串，具备串联连接且彼此相邻的第1及第2存储单元；第1字线，与第1存储单元的栅极连接；第2字线，与第2存储单元的栅极连接；位线，与NAND串连接；以及感测放大器，包含感测节点、连接于感测节点与位线之间的第1晶体管、及锁存电路。该半导体存储装置能够执行包含第1读取动作与第2读取动作的读取动作。在选择第1字线的读取动作中，在第1读取动作时，对第2字线施加第1读取电压，在施加第1读取电压的期间，将感测节点经由第1晶体管与位线连接，在感测节点经由第1晶体管与位线连接后，将基于感测节点的电压的第1数据存储到锁存电路，在第2读取动作时，对第1字线施加第2读取电压，在施加第2读取电压的期间，将感测节点经由第1晶体管在第1时间与位线连接，在感测节点经由第1晶体管在第1时间与位线连接后，将基于感测节点的电压的第2数据存储到所述锁存电路，在第2数据存储到锁存电路后，在施加第2读取电压的期间，将感测节点经由第1晶体管在和第1时间不同的第2时间与位线连接，在感测节点经由第1晶体管在第2时间与位线连接后，将基于感测节点的电压的第3数据存储到锁存电路。附图说明图1是表示第1实施方式的半导体存储装置的构成例的框图。图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。图3是表示第1实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。图4是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。图5是表示第1实施方式的半导体存储装置所具备的感测放大器模块中所包含的感测放大器组件的电路构成的一例的电路图。图6是表示第1实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。图7是表示第1实施方式的半导体存储装置的存储器柱的剖面构造的一例的剖视图。图8是表示第1实施方式的半导体存储装置中应用于存储单元晶体管的数据的分配的一例的概略图。图9(A)、(B)是表示第1实施方式的半导体存储装置中执行写入动作的顺序的一例的表格。图10是表示第1实施方式的半导体存储装置的写入动作的一例的时序图。图11是表示第1实施方式的半导体存储装置的读取动作的指令序列的一例的概念图。图12是表示第1实施方式的半导体存储装置的DLA读取动作的一例的时序图。图13是表示第1实施方式的半导体存储装置的存储单元晶体管的阈值分布的一例的概念图。图14是表示第1实施方式的比较例的半导体存储装置的DLA读取动作的一例的时序图。图15是表示第1实施方式的第1变化例的半导体存储装置的DLA读取动作的一例的时序图。图16是表示第1实施方式的第2变化例的半导体存储装置的DLA读取动作的一例的时序图。图17是表示第1实施方式的第3变化例的半导体存储装置的DLA读取动作的一例的时序图。图18是表示第2实施方式的半导体存储装置的DLA读取动作的一例的时序图。图19是表示第2实施方式的第1变化例的半导体存储装置的DLA读取动作的一例的时序图。图20是表示第2实施方式的第2变化例的半导体存储装置的DLA读取动作的一例的时序图。图21是表示第3实施方式的半导体存储装置的DLA读取动作的一例的时序图。具体实施方式以下，参照附图对实施方式进行说明。各实施方式例示了用于实现专利技术的技术思想的装置及方法。附图是示意性或概念性的，各附图的尺寸及比例等不一定与实物相同。本专利技术的技术思想并非由构成要素的形状、构造及配置等特定出。此外，以下说明中，对具有大致相同功能及构成的构成要素标注相同符号。构成参照符号的字符后的数字是通过包含相同字符的参照符号来参照，且用于区分具有相同构成的要素彼此。在无需将由包含相同字符的参照符号表示的要素彼此区分的情况下，这些要素是分别通过仅包含字符的参照符号来参照。[1]第1实施方式以下，对第1实施方式的半导体存储装置1进行说明。[1-1]半导体存储装置1的构成[1-1-1]半导体存储装置1的整体构成图1表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失性地存储数据的NAND型闪存，能够通过外部的存储器控制器2进行控制。如图1所示，半导体存储装置1具备例如存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15以及感测放大器模块16。存储单元阵列10包含多个区块BLK0～BLK(N-1)(N为1以上的整数)。区块BLK包含能够非易失性地存储数据的多个存储单元的集合，例如用作数据的抹除单位。另外，在存储单元阵列10中设置着多条位线及多条字线。各存储单元例如与1条位线和1条字线相关联。关于存储单元阵列10的详细构成将在下文进行详细叙述。指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD包含例如使定序器13执行读取动作、写入动作、抹除动作等的命令。地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD包含例如区块地址BAd、页地址PAd及列地址CAd。例如，区块地址BAd、页地址PAd及列地址CAd分别用于区块BLK、字线及位线的选择。序定序器13控制半导体存储装置1整体的动作。例如，定序器13基于指令寄存器11中所保存的指令CMD来控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读取动作、写入动作及抹除动作等。驱动器模块14产生读取动作、写入动作及抹除动作等中所使用的电压。并且，驱动器模块14例如基于地址寄存器12中所保存的页地址PAd，对与所选择的字线对应的信号线施加所产生的电压。行解码器模块15基于地址寄存器12中所保存的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。并且，行解码器模块15例如将施加到与所选择的字线对应的信号线的电压传输到所选择的区块BLK内的被选择的字线。感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模块16在读取动作中，基于位线的电压判定存储单元中所存储的数据，将判定结果以读取数据DAT的形式传输到存储器控制器2。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。例如，半导体存储装置1与存储器控制本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于包括：/nNAND串，具备串联连接且彼此相邻的第1及第2存储单元，；/n第1字线，与所述第1存储单元的栅极连接；/n第2字线，与所述第2存储单元的栅极连接；/n位线，与所述NAND串连接；以及/n感测放大器，包含感测节点、连接于所述感测节点与所述位线之间的第1晶体管、及锁存电路；且/n能够执行包含第1读取动作与第2读取动作的读取动作，/n在选择所述第1字线的所述读取动作中，/n在所述第1读取动作时，/n对所述第2字线施加第1读取电压，/n在施加所述第1读取电压的期间，将所述感测节点经由所述第1晶体管与所述位线连接，/n在所述感测节点经由所述第1晶体管与所述位线连接后，将基于所述感测节点的电压的第1数据存储到所述锁存电路，/n在所述第2读取动作时，/n对所述第1字线施加第2读取电压，/n在施加所述第2读取电压的期间，将所述感测节点经由所述第1晶体管在第1时间与所述位线连接，/n在所述感测节点经由所述第1晶体管在所述第1时间与所述位线连接后，将基于所述感测节点的电压的第2数据存储到所述锁存电路，/n在所述第2数据存储到所述锁存电路后，在施加所述第2读取电压的期间，将所述感测节点经由所述第1晶体管在和所述第1时间不同的第2时间与所述位线连接，/n在所述感测节点经由所述第1晶体管在所述第2时间与所述位线连接后，将基于所述感测节点的电压的第3数据存储到所述锁存电路。/n...

【技术特征摘要】
20200220 JP 2020-0270181.一种半导体存储装置，其特征在于包括：
NAND串，具备串联连接且彼此相邻的第1及第2存储单元，；
第1字线，与所述第1存储单元的栅极连接；
第2字线，与所述第2存储单元的栅极连接；
位线，与所述NAND串连接；以及
感测放大器，包含感测节点、连接于所述感测节点与所述位线之间的第1晶体管、及锁存电路；且
能够执行包含第1读取动作与第2读取动作的读取动作，
在选择所述第1字线的所述读取动作中，
在所述第1读取动作时，
对所述第2字线施加第1读取电压，
在施加所述第1读取电压的期间，将所述感测节点经由所述第1晶体管与所述位线连接，
在所述感测节点经由所述第1晶体管与所述位线连接后，将基于所述感测节点的电压的第1数据存储到所述锁存电路，
在所述第2读取动作时，
对所述第1字线施加第2读取电压，
在施加所述第2读取电压的期间，将所述感测节点经由所述第1晶体管在第1时间与所述位线连接，
在所述感测节点经由所述第1晶体管在所述第1时间与所述位线连接后，将基于所述感测节点的电压的第2数据存储到所述锁存电路，
在所述第2数据存储到所述锁存电路后，在施加所述第2读取电压的期间，将所述感测节点经由所述第1晶体管在和所述第1时间不同的第2时间与所述位线连接，
在所述感测节点经由所述第1晶体管在所述第2时间与所述位线连接后，将基于所述感测节点的电压的第3数据存储到所述锁存电路。


2.根据权利要求1所述的半导体存储装置，其特征在于：在所述读取动作中，
在所述第1读取动作时，
对所述第1字线施加高于所述第1及第2读取电压各者的第1读取通过电压，
在施加所述第1读取电压并且施加所述第1读取通过电压的期间，将所述感测节点经由所述晶体管与所述位线连接，
在所述第2读取动作时，
对所述第2字线施加高于所述第1及第2读取电压各者的第2读取通过电压，
在施加所述第2读取电压并且施加所述第2读取通过电压的期间，将所述感测节点在所述第1时间与所述位线连接，
在所述第2数据存储到所述锁存电路后，在施加所述第2读取电压并且施加所述第2读取通过电压的期间，将所述感测节点在所述第2时间与所述位线连接。


3.根据权利要求2所述的半导体存储装置，其特征在于：在所述读取动作中，
基于所述第1数据，选择所述第2数据或所述第3资料的一者，
输出基于所述第2数据或所述第3数据的所述一者的读取数据。


4.根据权利要求3所述的半导体存储装置，其特征在于：在所述读取动作中，
从将所述感测节点经由所述第1晶体管在所述第1时间与所述位线连接的动作开始的时间点起，到将所述感测节点经由所述第1晶体管在所述第2时间与所述位线连接的动作结束的时间点，对所述第2字线连续地施加所述第2读取通过电压。


5.根据权利要求4所述的半导体存储装置，其特征在于：所述感测放大器还具有第2晶体管，所述第2晶体管连接于电源电压供给节点与所述感测节点之间，
在所述第2读取动作时，
在将所述感测节点在所述第1时间经由所述第1晶体管连接于所述位线的所述动作之前，使所述第2晶体管为导通状态，
在所述第2晶体管为所述导通状态后，将所述感测节点在所述第1时间经由所述第1晶体管连接于所述位线的所述动作之前，使所述第2晶体管为断开状态，
在所述第2晶体管为所述断开状态后，维持所述断开状态下，开始所述感测节点在所述第2时间经由所述第1晶体管与所述位线连接的所述动作。


6.根据权利要求1所述的半导体存储装置，其特征在于：所述第2存储单元配置于所述第1存储单元与所述位线之间。


7.根据权利要求1所述的半导体存储装置，其特征在于：所述第1存储单元配置于所述第2存储单元与所述位线之间。


8.根据权利要求1所述的半导体存储装置，其特征在于：写入到所述第2存储单元的数据是在所述第1存储单元之后写入的数据。


9.根据权利要求1所述的半导体存储装置，其...

【专利技术属性】
技术研发人员：柳平康辅，児玉择洋，日岡健，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP