【技术实现步骤摘要】
一种基于静态随机存取存储器的存算一体阵列及加速装置
本专利技术涉及存内计算
，特别是涉及一种基于静态随机存取存储器的存算一体阵列及加速装置。
技术介绍
深度神经网络(DNN)规模的空前增长导致了现代机器学习(ML)加速器中大量数据需要从片外存储器移动到片内处理核心。目前产业界正在探索在存储器阵列中执行模拟DNN计算的存储器中计算(CIM)设计，以及外围混合信号电路，以减轻这种存储器壁瓶颈:包括存储器延迟和能量开销。静态随机存取存储器位单元与高性能逻辑晶体管和互连单片集成，可以实现定制的CIM设计。但在做乘累加运算时，传统的片上静态随机存取存储器SRAM需要逐行访问，片上SRAM访问的延迟长，能量消耗大。传统单比特输入乘单比特权重的计算方式效率较低，计算吞吐量没有相对优势；权重存储使用DRAM1T1C结构虽然可节省晶体管数量，但是DRAM（DynamicRandomAccessMemory，动态随机存取存储器）自身的漏电需要刷新的特点本身需耗费很大功耗；且在计算过程中，传统DRAM存储权重方式会有所存权重...
【技术保护点】
1.一种基于静态随机存取存储器的存算一体阵列，其特征在于，所述基于静态随机存取存储器的存算一体阵列包括多个计算模块，各所述计算模块均包括存储单元、数据选择器、管T9、电容和开关；所述基于静态随机存取存储器的存算一体阵列还包括列选信号、输入信号和读位线；/n所述输入信号连接所述数据选择器的第一输入端，所述数据选择器的第二输入端连接公共连接端VSS，所述存储单元的权重存储点Q与所述数据选择器连接，所述存储单元的权重存储点Q用于控制所述输入信号是否输入所述数据选择器，所述数据选择器的输出与所述管T9的漏极连接，所述管T9的源极连接所述电容的第一端，所述管T9的栅极连接所述列选信号...
【技术特征摘要】
1.一种基于静态随机存取存储器的存算一体阵列，其特征在于，所述基于静态随机存取存储器的存算一体阵列包括多个计算模块，各所述计算模块均包括存储单元、数据选择器、管T9、电容和开关；所述基于静态随机存取存储器的存算一体阵列还包括列选信号、输入信号和读位线；
所述输入信号连接所述数据选择器的第一输入端，所述数据选择器的第二输入端连接公共连接端VSS，所述存储单元的权重存储点Q与所述数据选择器连接，所述存储单元的权重存储点Q用于控制所述输入信号是否输入所述数据选择器，所述数据选择器的输出与所述管T9的漏极连接，所述管T9的源极连接所述电容的第一端，所述管T9的栅极连接所述列选信号，所述电容的第二端连接开关；各所述计算模块的开关依次串联后与所述读位线连接；
各存储单元的字线共线连接，各存储单元的位线共线连接，各存储单元的位线反共线连接；各数据选择器的第一输入端共线连接，各数据选择器的第二输入端共线连接；所述列选信号用于控制各所述管T9的通断；
当基于静态随机存取存储器的存算一体阵列进行充电时，所述列选信号为高电平，各计算模块中开关均断开；当基于静态随机存取存储器的存算一体阵列充电结束后，所述列选信号为低电平，各计算模块中开关均闭合。
2.根据权利要求1所述的基于静态随机存取存储器的存算一体阵列，其特征在于，所述的基于静态随机存取存储器的存算一体阵列包括4个计算模块。
3.根据权利要求1所述的基于静态随机存取存储器的存算一体阵列，其特征在于，所述数据选择器包括管T7和管T8，所述管T7为PMOS管，所述管T8为NMOS管，所述管T7的栅极与所述管T8的栅极均与所述权重存储点Q连接，所述管T7的漏极与所述公共连接端VSS连接，所述管T8的漏极与所述输入信号连接，所述管T7的源极与所述管T8的源极均所述管T9的漏极连接。
4.根据权利要求1所述的基于静态随机存取存储器的存算一体阵列，其特征在于，所述存储单元为6T-SRAM。
5.根据权利要求4所述的基于静态随机存取存储器的存算一体阵列，其特征在于，所述6T-SRAM包括管T1、管T2、管T3、管T4、管T5和管T6；
所述管T1的源极和所述管T2的...
【专利技术属性】
技术研发人员：乔树山，史万武，尚德龙，周玉梅，
申请(专利权)人：中科院微电子研究所南京智能技术研究院，
类型：发明
国别省市：江苏;32
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