【技术实现步骤摘要】
适用于高速内容寻址和存内布尔逻辑计算的SRAM单元
本专利技术涉及一种电子元件设计技术，特别涉及一种适用于高速内容寻址和存内布尔逻辑计算的SRAM单元。
技术介绍
人工智能等数据密集型应用的激增，对高吞吐量和高能效计算架构的需求不断增加。然而，传统的冯-诺依曼架构需要在内存和计算单元之间来回搬运数据，这导致了有限的数据吞吐量和大量的能量开销[1]。为了应对这一挑战，有人提出了存内计算(in-memorycomputing，IMC)架构，通过减少数据传输，直接在内存内部进行计算来规避冯-诺依曼瓶颈。最近，人们探索了不同层次的存储器，包括SRAM(静态随机存储器)、DRAM(动态随机存储器)以及RRAM(阻变式存储器)、STT-MRAM(非易失性磁随机存储器)和Flash(闪存)等，以实现高效的存内计算系统。目前已经提出了许多不同单元结构的存内计算SRAM设计，如6T[2]、标准8T[3]、9T[4]和10T[5]等。通过利用大规模的并行位线，SRAM可以处理高吞吐量和高能效的逻辑/算术/矩阵计算。在[3]中，作者提出了...
【技术保护点】
1.一种适用于高速内容寻址和存内布尔逻辑计算的SRAM单元，其特征在于，由一个标准6T-SRAM和两个额外的PMOS访问晶体管构成，两个PMOS访问晶体管P1、P2的读字线分别为RWLR和RWLL，在其控制下形成差分读取端口
【技术特征摘要】
1.一种适用于高速内容寻址和存内布尔逻辑计算的SRAM单元，其特征在于，由一个标准6T-SRAM和两个额外的PMOS访问晶体管构成，两个PMOS访问晶体管P1、P2的读字线分别为RWLR和RWLL，在其控制下形成差分读取端口
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