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本发明涉及一种适用于高速内容寻址和存内布尔逻辑计算的SRAM单元，由一个标准6T‑SRAM和两个额外的PMOS访问晶体管构成，两个PMOS访问晶体管P1、P2的读字线分别为RWLR和RWLL，在其控制下形成差分读取端口...
该专利属于上海科技大学所有，仅供学习研究参考，未经过上海科技大学授权不得商用。

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