一种面向自动驾驶智能处理器的高带宽低功耗SRAM结构制造技术

本发明专利技术公开了一种面向自动驾驶智能处理器的高带宽低功耗SRAM结构，其存储阵列列数、写驱动模块中的写驱动单元数量、读驱动模块中的读驱动单元数量和输入输出模块中的输入输出单元数量均相等。本发明专利技术通过实现存储阵列列数与SRAM输入输出位宽相等，避免SRAM在读写操作过程中由于存储阵列中未选中单元的伪读操作造成的位线放电部分功耗损失。区别于传统SRAM结构中存储阵列列数大于输入输出数据位宽，本发明专利技术在存储阵列容量相等的前提下可获得更高带宽，从而规避在人工智能处理器中为得到高带宽而同时使能多片SRAM的操作，因此节省多片SRAM外围逻辑电路重复工作所带来的功耗。

【技术实现步骤摘要】
一种面向自动驾驶智能处理器的高带宽低功耗SRAM结构
本专利技术属于SRAM
，尤其涉及一种面向自动驾驶智能处理器的高带宽低功耗SRAM结构。
技术介绍
在自动驾驶智能处理系统中，存储器是影响和制约其实现高性能和低功耗的关键技术之一，其中，静态随机存取存储器(StaticRandomAccessMemeory，SRAM)因其高性能成为嵌入式智能驾驶芯片中存储系统的主流实现方式。为实现复杂的算法与高速计算，智能处理器中需采用大面积的SRAM用于存储数据，其典型特点为在单个时钟周期数据传送带宽高。为提高系统中存储器的性能并且降低其动态功耗，存储体一般由若干个SRAM存储块构成，由于单片SRAM不能满足智能处理器的高带宽需求，通常采用多片SRAM同时使能的方法来解决带宽问题。现有SRAM结构使得SRAM在读写操作过程中实际执行读写操作的存储单元数量均大于输入输出数据位宽，且通常为4倍、8倍或16倍等倍数关系，从而导致未选中的存储单元列由于无效操作而造成功耗浪费。另外，同时使能多片SRAM的方法使其外围电路执行重复操作，进一步带来了功耗损本文档来自技高网...

【技术保护点】
1.一种面向自动驾驶智能处理器的高带宽低功耗SRAM结构，其特征在于，存储阵列列数、写驱动模块中的写驱动单元数量、读驱动模块中的读驱动单元数量和输入输出模块中的输入输出单元数量均相等；/n所述存储阵列列数为存储阵列中每一行存储单元的个数；/n所述写驱动模块中的写驱动单元数量为SRAM中包含的用于驱动存储单元写操作的驱动器个数；/n所述读驱动模块中的读驱动单元数量为SRAM中包含的用于驱动存储单元读操作的驱动器个数；/n所述输入输出模块中的输入输出单元数量为SRAM中包含的输入输出单元个数，与SRAM的位宽相等。/n

【技术特征摘要】
1.一种面向自动驾驶智能处理器的高带宽低功耗SRAM结构，其特征在于，存储阵列列数、写驱动模块中的写驱动单元数量、读驱动模块中的读驱动单元数量和输入输出模块中的输入输出单元数量均相等；
所述存储阵列列数为存储阵列中每一行存储单元的个数；
所述写驱动模块中的写驱动单元数量为SRAM中包含的用于驱动存储单元写操作的驱动器个数；
所述读驱动模块中的读驱动单元数量为SRAM中包含的用于驱动存储单元读操作的驱动器个数；
所述输入输出模块中的输入输出单元数量为SRAM中包含的输入输出单元个数，与SRAM的位宽相等。


2.根据权利要求1所述的面向自动驾驶智能处理器的高带宽低功耗SRAM结构，其特征在于，所述存储阵列包含n列m行存储单元的m条字线(WL[m-1:0])、n列m行存储单元的n条正位线(BL[n-1:0])、n列m行存储单元的n条反位线(BLB[n-1:0])。


3.根据权利要求2所述的面向自动驾驶智能处理器的高带宽低功耗SRAM结构，其特征在于，所述写驱动模块包含n个写驱动单元，第n个写驱动单元包含写驱动器的输入端(IN)、写驱动器的第一输出端(OUT1)、写驱动器的第二输出端(OUT2)、第一写控制NMOS管(MWn-1,1)、第二写控制NMOS管(MWn-1,2)、写控制信号(WEN)；
在第n个写驱动单元中，写驱动器的第一输出端(OUT1)接第一写控制NMOS管(MWn-1,1)的源极，第一写控制NMOS管(NWn-1,1)的栅极接写控制信号(WEN)，第一写控制NMOS管(NWn-1,1)的漏极接存储阵列第n条正位线(BLn-1)；写驱动器的第二输出端(OUT2)接第二写控制NMOS管(MWn-1,2)的源极，第二写控制NMOS管(MWn-1,2)的栅极接写控制信号(WEN)，...

【专利技术属性】
技术研发人员：李晓敏，
申请(专利权)人：南京低功耗芯片技术研究院有限公司，
类型：发明
国别省市：江苏;32