消除集成电路天线效应的电路制造技术

本发明专利技术公开了消除集成电路天线效应的电路，包括第一电阻、第一开关、第二电阻、第二开关和第四电阻，第一开关和第二开关并联，且并联的一端通过第一电阻连接集成电路中待保护的MOS晶体管，并联的另一端接地，第二电阻串接在第一开关的控制端与第一电阻之间，第三电阻串接在第二开关的控制端与地之间，通过第一开关或第二开关的导通来分别消除由金属互连线收集至待保护MOS晶体管的栅极的正、负游离电荷，能够在克服天线效应的同时，不影响集成电路各器件正常工作状态，且电路结构简单、占用芯片面积很小。本发明专利技术还提供一种射频功率放大器，具有所述电路，器件性能大大提高。器件性能大大提高。器件性能大大提高。

【技术实现步骤摘要】
消除集成电路天线效应的电路


[0001]本专利技术涉及集成电路
，尤其涉及消除集成电路天线效应的电路。

技术介绍

[0002]在超大规模集成电路的制备过程中，为达到缩小芯片尺寸的目的，通常需大量依赖以等离子电荷为基础的制程，例如高密度等离子体增强化学气相沉积(HDPECVD，HighDensityPlasma Enhanced Deposition)制程、等离子体注入(Plasma Injection)或者等离子体刻蚀(plasma etching)制程，这些以等离子电荷为基础的制程中会产生游离电荷，这些游离电荷会被集成电路芯片的各层金属层吸附和收集。如果积累了电荷的金属层直接连接到MOS器件的栅极上，就会在栅氧化层中形成栅极漏电流(Gate Leakge)，当积累的电荷超过一定数量时，这种栅极漏电流就有可能造成集成电路内MOS器件栅氧化层的击穿 (Break Down)，从而使器件甚至整个芯片的可靠性和寿命严重的降低。通常将这种情况称为等离子引起的栅氧化物损伤(Plasma
‑
Induced Ggate OxideDamage)，或简称为天线效应(Antenna Effect)。一般情况下，芯片发生天线效应的机率由“天线比率”(Antenna Ratio)来衡量。“天线比率”的定义是：构成所谓“天线”的导体(一般是金属)的面积与所相连的栅氧化层面积的比率。随着半导体集成电路制备工艺技术的发展，栅氧化层的尺寸越来越小，金属的层数越来越多，因而发生天线效应的可能性就越大。
[0003]为了保证半导体器件的性能，需采取措施解决天线效应。目前在CMOS 工艺集成电路中，无论模拟或者数字电路，通常采用以下几种方式克服天线效应：
[0004]1、通过版图上布线处理的方式来克服天线效应；例如将过长的金属层连线打断，并经由金属通孔(Via)及上层金属层连接所打断的金属层连线，从而以减弱天线效应；再例如采用调换金属层连线的顺序以减弱天线效应。
[0005]2、通过设计放电通路的方式来克服天线效应，例如在栅极上增加二极管放电电路，公开号为CN102569289A的专利申请提供了一种消除天线效应的结构，用于消除半导体集成电路中的MOS晶体管在制备过程中积累的游离电荷，请参考图1，两种类型的反偏二极管121和122构成了栅极天线效应积累电荷的放电通路，可熔断多晶硅或者金属材质的保险丝120连接MOS晶体管100的栅极G与反偏二极管121和122，由较大面积金属天线效应所积累的静电荷(正电荷或者负电荷)，会经由反偏二极管121和122构成的放电通路流向VDD或者GND，从而保护了MOS晶体管100的栅极氧化层不被击穿而损毁失效；并且当集成电路制备完成后，在保险丝120两端施加脉冲电源来熔断保险丝120，使得反偏二极管121和122与栅极G断开，并不会对电路本身的工作状态产生影响。
[0006]然而射频功率放大器(RF PA)，其信号功率和电压幅度往往都很大，上述两种方式均不能很好地解决其天线效应，原因如下：
[0007]1、由于射频功率放大器的信号功率和电压幅度往往都很大，通过版图上布线处理的方式来克服大功率器件的天线效应时，在版图(layout)上，不管是在金属层之间设置相应的导电插塞来改变金属层顺序的方案，还是将大面积的金属线打断的方案，都将产生新
的相对较大的阻抗，这些阻抗可以给大功率器件带来较大的功率损耗。
[0008]2、通过设计放电通路的方式来克服天线效应的关键是：设计的放电通路不能对电路本身正常工作时的功能、性能带来任何影响，而且结构要简单有效，同时面积小。然而大功率器件的信号功率和电压幅度较大，可能会大大超出栅极G的输入信号的电压范围，这将导致放电二极管的PN结不能维持为反向偏置，最终被导通而影响大功率器件的性能甚至功能。同时大功率器件的电路本身相对比较复杂，引入可熔断的保险丝，会增加制造掩膜成本，且大功率器件芯片制备完成后需要电流脉冲逐个熔断保险丝，增加了复杂性及风险。

技术实现思路

[0009]为了克服现有技术的不足，本专利技术的目的之一在于提供消除集成电路天线效应的电路。
[0010]本专利技术的目的之一采用如下技术方案实现：
[0011]本专利技术的目的在于提供一种用于消除集成电路管天线效应的电路及射频功率放大器，能够在克服天线效应的同时，不会影响集成电路各器件正常工作状态，且电路结构简单、占用芯片面积很小。
[0012]为解决上述问题，本专利技术提出一种用于消除集成电路天线效应的电路，所述集成电路包括待保护MOS晶体管及与所述待保护MOS晶体管的栅极连接的金属层互连线，所述电路包括：
[0013]第一电阻，所述第一电阻的一端连接所述待保护MOS晶体管的栅极；
[0014]第一开关，包括第一开关通路以及连接并控制所述第一开关通路通断的第一控制端，所述第一开关通路一端接地、另一端连接所述第一电阻的另一端；
[0015]第二电阻，一端连接所述第一控制端，另一端连接所述第一开关通路的另一端；
[0016]第二开关，包括第二开关通路以及连接并控制所述第二开关通路通断的第二控制端，所述第二开关通路一端接地、另一端连接所述第一电阻的另一端；
[0017]第三电阻，一端连接所述第二控制端，另一端连接所述第二开关通路的另一端。
[0018]进一步的，所述第一开关与所述第二开关的选型相同，所述第二电阻与所述第三电阻的选型相同。
[0019]进一步的，所述第一开关为NMOS晶体管，其栅极为所述第一控制端，其源极接地，其漏极连接所述第一电阻的另一端并通过所述第二电阻连接其栅极，其源极和漏极之间的通路为所述第一开关通路。
[0020]进一步的，所述第一开关为NPN三极管，其基极为所述第一控制端，其发射极接地，其集电极连接所述第一电阻的另一端并通过所述第二电阻连接其基极，其发射极和集电极之间的通路为所述第一开关通路。
[0021]进一步的，所述第二开关为NMOS晶体管，其栅极为所述第二控制端，其漏极连接所述第一电阻的另一端，其源极接地并通过所述第三电阻连接其栅极，其源极和漏极之间的通路为所述第二开关通路。
[0022]进一步的，所述第二开关为NPN三极管，其基极为所述第二控制端，其集电极连接所述第一电阻的另一端，其发射极接地并通过所述第三电阻连接其基极，其发射极和集电极之间的通路为所述第二开关通路。
[0023]进一步的，所述第一电阻、第二电阻和第三电阻中的至少一个为多晶硅电阻。
[0024]进一步的，所述第一电阻的阻值大于等于所述第二电阻和所述第三电阻的阻值之和。
[0025]进一步的，所述第一电阻的阻值大于20K欧姆。
[0026]进一步的，所述第二电阻的阻值大于10K欧姆。
[0027]进一步的，所述第三电阻的阻值大于10K欧姆。
[0028]进一步的，所述第一电阻的阻值为50千欧姆，所述第二电阻的阻值为20 千欧姆，所述第三电阻的阻值为20千本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于消除集成电路天线效应的电路，所述集成电路包括待保护MOS晶体管及与所述待保护MOS晶体管的栅极连接的金属层互连线，其特征在于，所述用于消除集成电路天线效应的电路包括：第一电阻，所述第一电阻的一端连接所述待保护MOS晶体管的栅极；第一开关，包括第一开关通路以及连接并控制所述第一开关通路通断的第一控制端，所述第一开关通路一端接地、另一端连接所述第一电阻的另一端；第二电阻，一端连接所述第一控制端，另一端连接所述第一开关通路的另一端；第二开关，包括第二开关通路以及连接并控制所述第二开关通路通断的第二控制端，所述第二开关通路一端接地、另一端连接所述第一电阻的另一端；第三电阻，一端连接所述第二控制端，另一端连接所述第二开关通路的另一端。2.如权利要求1所述的电路，其特征在于，所述第一开关与所述第二开关的选型相同，所述第二电阻与所述第三电阻的选型相同。3.如权利要求1所述的电路，其特征在于，所述第一开关为NMOS晶体管时，其栅极为所述第一控制端，其源极接地，其漏极连接所述第一电阻的另一端并通过所述第二电阻连接其栅极，其源极和漏极之间的通路为所述第一开关通路。4.如权利要求1所述的电路，其特征在于，所述第一开关为NPN三极管，其基极为所述第一控制端，其发射极接地，其集电极连接所述第一...

【专利技术属性】
技术研发人员：李晓敏，佘雨，杨应鹏，
申请(专利权)人：南京低功耗芯片技术研究院有限公司，
类型：发明
国别省市：