一种多位存内计算单元、阵列及装置制造方法及图纸

本发明专利技术涉及一种多位存内计算单元、阵列及装置，所述多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算。本发明专利技术实现2比特输入数据和权重的乘累加操作，提高了计算精度。

【技术实现步骤摘要】
一种多位存内计算单元、阵列及装置
本专利技术涉及存内计算
，特别是涉及一种多位存内计算单元、阵列及装置。
技术介绍
深度卷积神经网络(DCNNs)在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。内存计算(IMC)对DCNN的加速越来越有吸引力。传统的8TSRAM(StaticRandom-AccessMemory，静态随机存取存储器)结构晶体管数量较多，面积较大，还存在计算时计算精度不够高的问题。
技术实现思路
本专利技术的目的是提供一种多位存内计算单元、阵列及装置，提高了计算精度。为实现上述目的，本专利技术提供了如下方案：一种多位存内计算单元，所述多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算；所述存储部分用于存储权重的晶体管分别为管M1、管M2、本文档来自技高网...

【技术保护点】
1.一种多位存内计算单元，其特征在于，所述多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算；/n所述存储部分用于存储权重的晶体管分别为管M1、管M2、管M3和管M4，所述计算部分的晶体管分别为管M5和管M6；/n管M1的第一极和管M2的第一极均与电源VDD连接，管M1的栅极分别与管M2的第二极和管M4的第一极连接，管M2的栅极分别与管M1的第二极和管M3的第一极连接，管M3的栅极和管M4的栅极均与字线WL连接；/n各所述存储部分中的管M3的第二极均与位线BL连接，各所述存储部分...

【技术特征摘要】
1.一种多位存内计算单元，其特征在于，所述多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算；
所述存储部分用于存储权重的晶体管分别为管M1、管M2、管M3和管M4，所述计算部分的晶体管分别为管M5和管M6；
管M1的第一极和管M2的第一极均与电源VDD连接，管M1的栅极分别与管M2的第二极和管M4的第一极连接，管M2的栅极分别与管M1的第二极和管M3的第一极连接，管M3的栅极和管M4的栅极均与字线WL连接；
各所述存储部分中的管M3的第二极均与位线BL连接，各所述存储部分中的管M4的第二极均与位线BLB连接；
管M5的第一极和管M6的第一极分别与位线BL连接，管M5的第二极与位线RBLM连接，管M6的第二极与位线RBLL连接，管M5的栅极与字线VWLM连接，管M6的栅极与字线VWLL连接；
字线VWLM用于输入第一数据，字线VWLL用于输入第二数据；
管M5用于将管M3中的所述存储权重与所述第一数据相乘，并将第一相乘结果输出到位线RBLM；
管M6用于将管M3中所述存储权重与所述第二数据相乘，并将第二相乘结果输出到位线RBLL；
通过各所述存储部分对应的字线WL控制管M3中存储权重的输出。


2.根据权利要求1所述的多位存内计算单元，其特征在于，所述存储部分数量为9。


3.根据权...

【专利技术属性】
技术研发人员：乔树山，陶皓，尚德龙，周玉梅，
申请(专利权)人：中科院微电子研究所南京智能技术研究院，
类型：发明
国别省市：江苏;32