一种高速乘法器制造技术

一种高速乘法器把ｎ比特整数相乘化为ｍ个ｋ比特乘法单元并行执行，流水每次从高位到低位得出ｋ比特乘积。乘法速度快，可处理大整数，实现浮点功能并能得到任意精度结果。使用单乘法器构成的大规模多并行乘法装置，并行一次执行ｍ↑［２］个比特相乘，部分积仅两次ｋ比特相加得出全部乘积，速度比单乘法器快数倍；使用乘法器加辅助电路可构成一种除法装置，每次能够求出ｋ比特的商，速度快。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
一种高速乘法器，其特征在于：乘法器由两ｎ比特寄存器ＲＡ（被乘数）、ＲＢ（乘数）、操作数输入电路、阵列乘法单元、部份积加法ＣＳＡ树电路、２ｎ比特寄存器ＲＣ（乘积）组成；寄存器ＲＡ、ＲＢ按每个时钟节拍由高到低顺序输出到操作数输入电路，整个乘 法过程共进行２ｍ－１次；操作数输入电路由ｍ个ｋ比特被乘数寄存器、ｍ个ｋ比特乘数寄存器组成，操作数输入电路按同样的节拍、顺序、数据长度接收ＲＡ、ＲＢ的数据，将每Ｋ比特的被乘数与所有的Ｋ比特乘数配对，输出到阵列整个乘法过程共进行２ｍ－１次， 每次分别配对１、２、…、ｍ、…、１对；阵列乘法单元由ｍ个ｋ比特积产生单元、ｍ个高位进位保留加法器ＣＳＡ、ｍ个低位进位保留加法器ＣＳＡ、ｍ个进位锁存器组成，或者由ｍ个ｋ比特直接乘单元组成，阵列乘法单元按同样的节拍、顺序、数据长度将操作数输 入电路的配对数据相乘，生成的比特积项分高位、低位相加，得出１或ｍ个ｋ比特的高、低位部份积送到部份积加法ＣＳＡ树，整个乘法过程共进行２ｍ－１次；部分积加法ＣＳＡ树电路由一个ｍ端ＣＳＡ树、另一个同样结构的ＣＳＡ树、一ｍ＋１端ＣＳＡ加法树、一 个移位累加器、一ｋ端与非门组成，或者由一个ｍ端ＣＳＡ树、另一个同样结构的ＣＳＡ树、一ｍ端ＣＳＡ加法树、３端ＣＳＡ加法器、一个移位累加器、一ｋ端与非门组成，或者由一个ｍ端ＣＳＡ树、另一同样结构的ＣＳＡ树、两个加法器、一个移位累加器、一ｋ端与非门组成，部份积加法ＣＳＡ树电路按同样的节拍、顺序将阵列乘法单元送来的１－ｍ个ｋ比特高位部份积、低位部份积，或者连同它们之间进位同时相加，输出最高ｋ比特乘积到寄存器ＲＣ，整个乘法过程共进行２ｍ－１次；寄存器ＲＣ按同样节拍、顺序接收部份积加 法ＣＳＡ树送来的高位的ｋ比特乘积，左移ｋ比特后准备下次接收低位的乘积，整个乘法过程共进行２ｍ次；由２ｍ－１个上述单乘法、２ｍ－２个加法器ＣＳＡ、２ｍ－２个部份和锁存器、２ｍ－３个进位锁存器、２ｍ－３个与门、２ｍ－１个加法单元组成更高速并 行乘法装置；以该乘法器为基础组成的除法器由两个操作数寄存器（被除数、除数）、两个结果寄存器（商、余数）、一个辅助寄存器、ｗ（ｗ＝２↑［ｋ］，下同）个乘法器、ｗ个试商发生器、ｗ个减法器、两２↑［ｋ］端比较器、一计数器、一比较器、一减１器组 成。...

【技术特征摘要】

【专利技术属性】
技术研发人员：张胤微，
申请(专利权)人：张胤微，狄宗楷，
类型：发明
国别省市：11[中国|北京]