一种基于FPGA的高速FIR数字滤波器，以改进的Booth编码模块、部分积加法器阵列模块作为流水线设计的第一级，对2M项数据压缩相加的Wallace加法树作为流水线设计的第二级，最终加法器作为流水线设计的第三级。本发明专利技术采用流水线技术，通过对高速乘法器的合理分割并组合Wallace加法树阵列构成，可以方便的调整滤波器的阶数和系数，适合不同场合的应用，运算速度大大提高。
【技术实现步骤摘要】
本专利技术涉及HR数字滤波器，特别是一种采用流水线技术在FPGA上实现高速HR 滤波器。
技术介绍
FIR滤波器是一种被广泛应用的基本的数字信号处理部件。它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位冲激响应是有限的，没有输入到输出的反馈，是稳定的系统。因此，HR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。但在一些实时性要求较高的如雷达控制或无线通讯等系统中，由于程序的顺序执行，传统直接型的HR滤波器结构已不能满足高速系统的要求，其主要原因是受到乘法器和加法器电路的限制。HR滤波器的直接型结构的时延*Tn+NTa，其中Tn为乘法器的延迟， Ta为加法器的延迟，N+1为滤波器的阶数。显然，这种结构随滤波器阶数的增加延迟也相应迅速增加，使运算速度降低。
技术实现思路
本专利技术解决的问题是克服现有技术的不足，提供一种基于FPGA的高速HR数字滤波器，在这种结构下，几乎不增加任何延时就可以实现任何阶数的高速HR滤波器，使运算速度提高。本专利技术的技术解决方案一种基于FPGA的高速FIR数字滤波器，其特点在于采用3级流水线来实现，改进的Booth编码模块、部分积加法器阵列模块作为流水线设计的第一级，对2M项数据压缩相加的Wallace加法树作为流水线设计的第二级，M为滤波器的阶数，最终加法器作为流水线设计的第三级，这三级流水线通过寄存器依次串接起来。流水线技术的核心设计思想是把一个周期内执行的逻辑操作分成几步较小的操作，并在多个高速的时钟内完成，每一次逻辑小操作的结果都存储在寄存器中，被高速时钟同步以便下一个流水线单元使用，因而它是速度优化中最常用的技术之一。事实上使用流水线并不会减少设计中的总延时，有时甚至会增加插入寄存器的延时及信号同步的时间差，但却可以提高总体的运行速度。在设计流水线结构的电路时，通常把延时较大的模块切割成几块延时大致相等的组合逻辑块，在这些组合逻辑块之间插入寄存器，整个流水线的工作时钟周期取决于组合逻辑块中延时最大的模块。本专利技术采用的改进FIR滤波器结构可以用3级流水线来实现，改进的Booth编码模块、部分积加法器阵列模块作为流水线设计的第一级，对2M项数据压缩相加的Wallace 加法树作为流水线设计的第二级，最终加法器作为流水线设计的第三级。当实现的滤波器的阶数较低时，第一级是整个FIR滤波器速度的瓶颈部分，它直接决定了整个滤波器的工作频率。当实现的滤波器的阶数很高时，第二级将成为滤波器速度的瓶颈，主要取决于由 4-2压缩加法器组成的Wallace加法树的层数，对于M阶的N位FIR滤波器，第一级流水线中Wallace加法树的层数为(N/4)，第二级流水线中Wallace加法树的层数为log2M。本专利技术采用的改进Booth编码模块对乘数进行编码后，与被乘数一起输入到部分积生成器生成部分积，改进的Booth编码可以使生成的部分积数目减为一半，对于N位的乘法器来说，其部分积的数目成为N/2个。本专利技术采用的部分积加法器阵列模块使用了由4-2压缩加法器组成的Wallace加法树结构。由于使用4-2压缩加法器，电路的结构大大简化，并提高了性能。部分积加法阵列模块的Wallace树结构中每个单元为一个4_2压缩加法器，它有5个输入和3个输出端， 在乘法器中能够将四个部分积压缩为两个新的积。另外，在这个4-2压缩加法器中Cout2 的产生与Cin的输入无关，这正是设计者所需要的，因为Cout2与下一个4-2压缩加法器的 Cin相连，如果它的产生与本身的Cin有关，将产生较大的传输延迟，这一优点，使电路性能得到很大提高。本专利技术采用的最终加法器模块由进位选择加法器及超前进位加法器组成，由于使用流水线技术，要求这个部分的时延与其它流水线级近似相等，于是，当滤波器的输入输出位数N的值比较小时，可直接用全加器组成的进位传递加法器代替；如果N的值比较大，可采用2位或4位超前进位加法器来代替全加器组成最终加法器，从而可使设计面积优化。本专利技术与现有技术相比的优点在于(1)本专利技术采用流水线技术，通过对基于改进Booth算法的并行乘法器的分割重组，结合4-2压缩加法器组成的Wallace加法树，以及最终加法器构成了一种高采样率的 HR滤波器，可以方便的调整滤波器的阶数和系数，适合不同场合的应用。在这种结构下，几乎不增加任何延时就可以实现任何阶数的高速FIR滤波器。通过编程调试结果表明，该设计是可靠的，可作为高速数字滤波器设计的较好方案。(2)并行乘法器结构采用改进型的Booth编码，使得部分积的数目减少一半，极大的提高了运算效率。(3)充分利用Wallace树中4-2压缩加法器的特性，随时将可利用的所有输入和中间结果及时并行运算，从而大大节省了计算时延，提高了部分积相加的运算速度。(4)将Booth乘法器结构中的最终加法器模块分割出来，并移到了整个滤波器结构的最后，同时在结构上省掉了这个模块，是滤波器结构更加紧密。(5)根据滤波器输入输出位数N的大小，对最终加法器进行了面积优化。附图说明图1为本专利技术的结构图；图2为本专利技术的Booth编码器门级电路结构；图3为本专利技术的部分积生成电路结构；图4为专利技术中由4-2压缩器构成的Wallace加法树结构；图5本专利技术中的基于选择器的4-2压缩器结构，其中左图为基于选择器的4-2压缩器结构，右图为CSA(进位保留加法器)结构；图6为专利技术的最终加法器结构；图7是4位超前进位加法器结构。具体实施方案以下，根据附图，对本专利技术的具体实施方式进行详细说明。如图1所示，改进的HR滤波器结构可以用3级流水线来实现，Booth编码模块、 部分积加法器阵列模块作为流水线设计的第一级，对数据压缩相加的Wallace加法树作为流水线设计的第二级，最终加法器作为流水线设计的第三级，这三级流水线通过寄存器依次串接起来。位移寄存器不断的将乘数送入Booth编码器进行编码，产生出的3个控制信号与被乘数A—起输入到部分积生成器中产生出5种不同的部分积，分别为“0Α”、“-Α”、“+Α”、 “-2A”和“+2A”，将所有部分积寄存在寄存器中后同时送到由基于选择器的4-2压缩器和 CSA (进位保留加法器)组成的WalIace加法树中进行数据压缩相加产生出一个和项与一个进位项，再将这两项寄存在寄存器中后一起输入到由超前进位加法器实现的最终加法器中进行相加得到最后的乘积。如图2所示，对于位宽固定的乘法运算，生成部分积的多少将直接决定乘法运算的速度。采用基4Booth编码可以使部分积个数减半。设乘数的η位补码数B =Vib1^lv3…Iv则其二进制补码数值为权利要求1.一种基于FPGA的高速HR数字滤波器，其特征在于所述滤波器采用3级流水线来实现，改进的Booth编码模块、部分积加法器阵列模块作为流水线设计的第一级，对2M项数据压缩相加的Wallace加法树作为流水线设计的第二级，M为滤波器的阶数，最终加法器作为流水线设计的第三级。2.根据权利要求1所述的一种基于FPGA的高速HR数字滤波器，其特征在于所述改进Booth编码模块对乘数进行编码后，与被乘数一起输入到部分积生成器生成部分积，改进的Booth编码可以使生成的部分积数目减为一半，对于N位的乘法器来说，其部分积的数目成为N/2个。3.根本文档来自技高网...
【技术保护点】
１．一种基于ＦＰＧＡ的高速ＦＩＲ数字滤波器，其特征在于：所述滤波器采用３级流水线来实现，改进的Ｂｏｏｔｈ编码模块、部分积加法器阵列模块作为流水线设计的第一级，对２Ｍ项数据压缩相加的Ｗａｌｌａｃｅ加法树作为流水线设计的第二级，Ｍ为滤波器的阶数，最终加法器作为流水线设计的第三级。
【技术特征摘要】
【专利技术属性】
技术研发人员：王俊，栾军，袁运能，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：11
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