快速规则的乘法器层次结构制造技术

根据本发明专利技术的乘法器层次结构（图５）提供增加的运算速度，而且保持它的结构的规则性（图３，１２或１３），以当放到到硅片上时获得小的平面布置图（图４）。通过以保持在经过加法级（ＳＡ，ＭＳ）的多个传播路径之间的信号延迟平衡的方法来用压缩器电路（Ｃ；图８－１１）代替多个全加器电路（Ｆ），可以改善Ｈｅｋｓｔｒａ型乘法器。结果是一种具有大大有利于其在硅片上实施的规则布局的层次结构。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及用于通过交叉乘积之和来执行二进制乘法的数字电路，即，并行乘法器，特别是，本专利技术涉及这种用于相加部分乘积的加法器的乘法电路的布局的层次结构。特别关于最优化层次结构来使电路面积最小和/或操作速度最大。还关于带有平衡信号传播延迟来使寄生过渡(spurious transition)最小的乘法器。
技术介绍
乘法电路或乘法器主要包括三个部分(1)由与逻辑门矩阵构成的部分乘积发生成器，每个与逻辑门对于一比特被乘数和一比特乘数(这里，数字是相对于电路而言)进行计算，(2)由加法器列构成的乘法器阵列(也称为加法器阵列)，它们通过求和将部分乘积简化为两个字，通常这两个字称为“和”字和“进位”字，和(3)用于将和字和进位字相加产生一个输出字(乘积)的向量归并加法器。当将两个二进制数相乘时，M位被乘数和N位乘数，通常产生M×N部分乘积项(虽然可能有一些项来处理负数)，另一方面将它看作是N个M位部分乘积，而且所得乘积一般具有M+N位。在大多数乘法电路中，被乘数和乘数可以是相同N位长，因而乘积是2N位宽。将乘法电路(当用于数字信号处理器中时)与累加器组合，从而可以容易地执行数字滤波和其他信号处理功能。基本计算是ACC＝ACC+(A*B)，或者ACC＝ACC-(A*B)。即，典型地，累加器将乘法结果与以前的累加值相加或相减。一般，累加器是P位宽，其中P＞2N，2N位是乘积的宽度，和最左边的(最高有效)P-2N位(称为保护位)用来防止溢出。美国专利第4,575,812号(由Kloker等人获得)描述一个这样的乘法器/累加器电路。直接执行乘法器/累加器电路使得累加器加法器紧跟在乘法器的向量归并加法器之后，从而第一加法将和字和进位字相加来形成乘积，此后将该乘积与在累加器中的值第二次相加。另一方面，通过把一行附加加法器加到乘法器阵列并向向量归并加法器提供两个字结果，可将累加器与乘法器集成在一起。由于只需提供一个最终加法器，所以这简化了设计过程，并提高了速度。无论只考虑乘法器或者结合乘法器/累加器电路一起考虑，确定操作速度的关键途径包括通过乘法器阵列延延迟和通过最终加法器延迟(加上通过分离的累加器加法器的任何延迟)。乘法器是数字信号处理器的最慢部分，所以对于乘法器的速度提高也提高了处理器的整个速度。例如，对于执行用于数字蜂窝状电话通信的复杂的语音和信道编码算法，需要高速处理。另一个因素在于布局面积和规则性。规则的平面布置图(floor plan)是很容易设计和布局的，而不规则的平面布置图需要化大量时间和力气来布局。对于乘法器层次结构的选择通常包括在面积和速度之间的权衡。树形乘法器层次结构具有与O(logN)成比例的延迟，而阵列乘法器层次结构具有与O(N)成比例的延迟(其中，N是以比特为单位的字长)。于是，树形层次结构更快。然而，由于树形乘法器需要与数据路径垂直的大量数据位移，它们的实施对于路由选择(routing)敏感，要求比阵列乘法器有更大的电路面积。而且，树形层次结构在它们的布局中趋于非常的不规则。在美国专利第5,343,417号和5,586,071号中，Flora描述了华莱士树形乘法器层次结构，其中选择在乘法器中用来通过连续相加和字和进位字来减小部分乘积的全加器和半加器列，从而在每个加法器级处添加的特定输入符合规定的规则，它增强了乘法器的操作速度。授予Han等人的美国专利第5,181,185号和授予Rarick等人的第5,504,915号揭示了其他高速平行乘法器，它采用改进的华莱士树形加法器来总加部分乘积列。所有的这些揭示的乘法电路示出基本布局的不规则性，它是树形乘法器层次结构的特征。与纯粹的华莱士树形层次结构相比较，经改进的华莱士树牺牲一些速度来获得更高的布局规则性。授予Galbi等人的美国专利第4,901,270和由G.Goto等人所著的论文(在IEEE的固态电路杂志中，第27卷，第9号，1992年9月，第1229-1234页)描述了在树形乘法器中用4至2(four-to-two)压缩器加法器来进一步提高它们的速度。在美国专利第5,347,482号中，Williams揭示了因为树的更大基本构件块，导致在华莱士树形中用9至3加法器简化了布局和信号路由选择，从而以与3至2(全)加法器有相同数量的加法器延迟而操作。在美国专利第5,265,043号(Naini等人)揭示了华莱士树形乘法器层次结构，它设有以L-折叠布局或平面布置图放置的它的进位保留加法器，以便改进层次结构的布局规则性，并减小所需布局面积。G.J.Hekstra等人在“快速并行乘法器层次结构”中(电路和系统IEEE讨论会汇编，第2128-2131页)描述了带有与 成比例的延迟的规则阵列层次结构。于是，它在紧凑和规则的，但是慢的阵列乘法器层次结构，和快速，但是不规则和大电路面积的树形乘法器层次结构(如，华莱士树形乘法器)之间提供一种变通性。Hekstra乘法器层次结构具有基于“阵列的阵列”(array ofarrays)的结构，它包括产生一系列部分和的大量子阵列，其中将部分和馈送到把部分和相加的主阵列来形成乘积。主阵列级包括以4至2缩减器(reductor)结构的两行全加器。子阵列包括全加器行以及部分乘积发生器。子阵列的尺寸变化，而且已仔细选择来平衡传播延迟，从而加数与前级的部分和同步到达主阵列级。这种情况出现在Hekstra的实施方法中，当子阵列的尺寸，即，全加器行数，以2个为一级地从一个子阵列增加到另一个时。由T.Sakuta等人所著的论文(在对于低功率电子的IEEE讨论会中技术论文摘要，第36-37页，1995年10月)强调了延迟平衡的重要性，以便使寄生过渡最小，从而使不必要功率浪费最小。加法器同时开始计算，而不等待和和进位信号从前一级传播，从而如果加数不同时到达加法器，那么将导致寄生过渡。这些寄生过渡也传播到下一级，导致数量不断增长的从一级到下一个级的过渡。传统的阵列乘法器层次结构是固有不平衡的，从而趋于消耗大量功率。相反，由于华莱士树形乘法器固有的并行结构，导致它们本身平衡，而且具有发生寄生过渡的可能性较低。可将延迟电路插入任何乘积项输入的信号路径中，它跳过加法器阶梯(ladder)来使它们与相应加法器的其他输入同步，如T.Sakuta等人所教导的那样。至于上述Hekstra层次结构那样，乘法器正好是延迟平衡的，只是因为适当地选择了子阵列尺寸。虽然与华莱士和其他树形层次结构相比，Hekstra型乘法器层次结构很规则，而且几乎与传统阵列乘法器一样紧致，并且还可比阵列乘法器更快，但是它仍然比树形乘法器层次结构慢。因为它们的本身平衡并行结构，使得很容易将4至2、9至3和其他压缩器加法器结构加入树形乘法器，而不损坏它的平衡信号传播，从而增加它的运算速度。此外，改进的树形层次结构和混合树形阵列层次结构允许设计者提高规则性，并在一定程度上减小电路面积，而不牺牲太多的速度。因此，在空间不是非常珍贵的情况下，树形层次结构变成设计选择。在小电路面积是实质的情况下，迫使电路设计者应付(cope with)阵列乘法器，而不管它们的慢速。Hekstra型乘法器不是已知的，而且一般被忽略了。由于馈送到单个主阵列的加法器子阵列的单侧(one-sid本文档来自技高网...

【技术保护点】
一种乘法电路，其特征在于，包括：接收Ｍ位被乘数和Ｎ位乘数，产生Ｎ个Ｍ位部分乘积的装置，其中Ｍ和Ｎ是大于８的整数，具有有效位的每个部分乘积的每一位与（Ｍ＋Ｎ）位乘积的指定位相对应；和加法装置，用于相加所述Ｎ个Ｍ位部分乘积，从而将具有相同的有效位的所述部分乘积位加起来，其中将所述加法装置组织成层次结构，它的特征在于，形成部分和的多个子阵列和相加所述部分和的多级主阵列，所述层次结构具有非对称但是延迟平衡的分支层次结构，其中第一主阵列级接收来自两个子阵列的部分和，每个后来的主阵列级接收来自一个前主阵列级的部分和以及仅有一个相应子阵列，对于每个后来主阵列的子阵列连续大于对于前一主阵列的子阵列，以为向每个主阵列级提供的部分和保持平衡传播延迟，至少一个子阵列其中包括４至２压缩器电路，和向量归并加法器，接收多位和字和多位进位字，它们一起表示来自所述加法装置的最后主阵列级的部分和，所述向量归并加法器总加所述字和进位字，来产生所述（Ｍ＋Ｎ）位乘积。

【技术特征摘要】
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【专利技术属性】
技术研发人员：英格丽威尔鲍韦德，
申请(专利权)人：爱特梅尔股份有限公司，
类型：发明
国别省市：US[]