【技术实现步骤摘要】
本专利技术涉及可对任意位宽的操作数进行单周期除法运算操作的超长度的阵列式组合逻辑除法器。目前的除法器一般采用两种方案1)运用恢复余数法或加减交替法的原理，采用移位加减的方法实现除法运算；2)运用乘法无限逼近的原理，求得近似商，从而实现除法运算。第一种方案运算的速度慢，硬件控制逻辑复杂。第二种方案同第一种方案相比，虽然速度有很大的提高(一般需要3～4个机器周期)，但商不准确，且无法求得余数。在实际的应用中，人们迫切希望能够使用一种运算速度快、单周期内能够完成除法运算，能精确保留余数和商的超长位宽的除法器。本专利技术的主要目的在于提供一种单周期内能够完成运算、超长位宽的高速除法器电路规范。本专利技术的又一目的在于提供一种能够精确地保留商和余数的除法器。为了实现以上的目的，本专利技术吸取了加减交替法的优点，提供了一种除法运算操作的特殊结构，所述的除法器包括加减法器阵列模块、商数产生模块、余数修正模块。其中，操作数从加减法器阵列模块的输入端Dividend和Divisor输入，加减法器阵列模块的输出端——每行加减法运算最高位的进/借位信号线Cy、最高位的加减法运算的...
【技术保护点】
一种以阵列式组合逻辑单元构成的任意位宽的超长度除法器。其特征在于：所述的除法器包括：加减法器阵列模块（１）、商数产生模块（２）、余数修正模块（３），其中，操作数从加减法器阵列模块（１）的输入端Ｄｉｖｉｄｅｎｄ和Ｄｉｖｉｓｏｒ输入，加减法器阵列模块（１）的输出端－－每行加减法运算最高位的进／借位信号线Ｃｙ、最高位的加减法运算的结果数据线Ｓ与商数产生模块（２）相连，决定各位商的值，商数产生模块（２）通过商Ｑｕｏ数据线与加减法器阵列模块（１）相连，决定每行做加法或减法运算，输出商Ｑｕｏｔｉｅｎｔ和溢出标志位Ｏｖｅｒｆｌｏｗ，加减法器阵列模块（１）和商数产生模块（２）分别通过最低位...
【技术特征摘要】
【专利技术属性】
技术研发人员：赵云琪，饶进平，
申请(专利权)人：北京国芯安集成电路设计有限公司，
类型：发明
国别省市：11[中国|北京]
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