一种快速除法器制造技术

一种由电子元器件组成的除法器，其特征在于：该除法器能进行被除数是０～１１，除数是３×２↑［ｎ］的快速运算，其中ｎ＝０；其电路的连接关系是输入端Ａ连接加法器ＡＤＤ２的Ｘ２脚，同时连接加法器ＡＤＤ１１的Ｘ２脚；输入端Ｂ连接加法器ＡＤＤ２的Ｘ１脚，同时连接加法器ＡＤＤ１１的Ｘ１脚；输入端Ｃ连接加法器ＡＤＤ２的Ｙ２脚；输入端Ｄ连接加法器ＡＤＤ２的Ｙ１脚；加法器ＡＤＤ２的Ｆ３脚连接加法器ＡＤＤ１１的Ｙ１脚、同时连接加法器ＡＤＤ１２的Ｙ１脚；加法器ＡＤＤ２的Ｆ２脚连接加法器ＡＤＤ１２的Ｘ２脚；加法器ＡＤＤ２的Ｆ１脚连接加法器ＡＤＤ１２的Ｘ１脚；加法器ＡＤＤ１１的Ｆ１脚连接加法器ＡＤＤ１３的Ｘ１脚；加法器ＡＤＤ１１的Ｆ２脚连接加法器ＡＤＤ１３的Ｘ２脚，与门Ａ１的输出３脚连接加法器ＡＤＤ１３的Ｙ１脚，同时连接非门Ｎ的输入１脚；加法器ＡＤＤ１３的Ｆ１脚连接除法结果的二进制的商Ｏ２端；加法器ＡＤＤ１３的Ｆ２脚连接除法结果的二进制的商Ｏ１端；加法器ＡＤＤ１２的Ｆ１脚连接与门Ａ３的１脚，同时连接与门Ａ１的１脚；加法器ＡＤＤ１２的Ｆ２脚连接与门Ａ２的１脚，同时连接与门Ａ１的２脚；非门Ｎ的输出２脚同时连接与门Ａ２的２脚和与门Ａ３的２脚；与门Ａ３的输出３脚连接除法结果的二进制的余数Ｏ４端，与门Ａ２的输出３脚连接除法结果的二进制的余数Ｏ３端。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于电子器件中的除法器，特别涉及一种除数为3×2n的快速除法器，其中n为0、1、2、3、……任意正整数。
技术介绍
在数字信号处理的各种运算中，除法是最为复杂，也是最有潜力可以挖掘的一种运算。但在通用的CPU、DSP中往往不专门用硬件实现一个除法器，原因是在一般的应用场合中，除法所占的比例非常小；而且除法器的设计较其他运算部件要复杂很多。所以通常的做法是在其他运算部件，如ALU和/或乘法器的基础上编写软件，构成除法运算子程序。但在特定的应用领域，如在数制转换、数据解包时，情况有所不同，除法运算占有相当的比重。如果单纯使用软件做除法运算往往无法满足要求。在ZL89106625.X专利文件中公开了一种冗余码高速阵列除法器，在ZL00121760.7专利文件中公开了一种高基除法器及方法，在ZL99121853.1专利文件中公开了一种低速限的低抖动率分数除法器，在ZL01110397.3专利文件中公开了一种超长度的阵列式组合逻辑除法器，在ZL01132302.7专利文件中公开了一种除法器。其共同缺点是结构复杂，使用元器件多，运算速度慢。尤其是要求特别高速除法运算的场合，现有的除法器无法满足需要。
技术实现思路
本专利技术要解决现有技术中存在的结构复杂，使用元器件多，运算速度慢的问题，从而提供一种除数为3×2n(n为0、1、2、3、……整数)的快速除法器。本专利技术的技术解决方案如下被除数是0~11，除数是3×2n，当n＝0时的快速除法器如图1所示。A、B、C、D是一个4位二进制的被除数，作为4个输入端；隐含的除数是3×2n，n＝0；O1、O2是除法结果的二进制的商；O3、O4是除法的结果的二进制的余数；ADD2、ADD11、ADD12、ADD13是任意的多于两位的二进制加法器。二进制加法器的输入端X表示第一个加数，Y表示第二个加数；二进制加法器的输出端用F表示，X、Y、F后面的系数表示二进制数的权，1表示权为的20位，2表示权为的21位，3表示权为的22位，4表示权为的23位。其电路连接关系如图1所示，输入端A连接ADD2的X2脚，同时连接ADD11的X2脚；输入端B连接ADD2的X1脚，同时连接ADD11的X1脚；输入端C连接ADD2的Y2脚，输入端D连接ADD2的Y1脚；ADD2的F3脚连接ADD11的Y1脚，同时连接ADD12的Y1脚；ADD2的F1脚连接加法器ADD12的X1脚；加法器ADD2的F2脚连接加法器ADD12的X2脚；加法器ADD11的F1脚连接加法器ADD13的X1脚，加法器ADD11的F2脚连接加法器ADD13的X2脚，与门A1的输出3脚连接加法器ADD13的Y1脚，同时连接非门N的输入1脚；加法器ADD13的F1脚连接除法结果的二进制的商O2端，加法器ADD13的F2脚连接除法结果的二进制的商O1端；加法器ADD12的F1脚连接与门A3的1脚，同时连接与门A1的1脚；加法器ADD12的F2脚连接与门A2的1脚，同时连接与门A1的2脚；非门N的输出2脚同时连接与门A2的2脚和与门A3的2脚；与门A3的输出3脚连接除法结果的二进制的余数O4端，与门A2的输出3脚连接除法结果的二进制的余数O3端，加法器ADD2、ADD11、ADD12、ADD13的第一个加数的最低两位以外的各位都输入0，ADD2的第二个加数的最低两位以外的各位都输入0，ADD11、ADD12、ADD13的第二个加数的最低一位以外的各位都输入0。ADD2的输出仅用最低3个输出端，ADD11、ADD12、ADD13的输出仅用最低2个输出端。被除数是0~15，除数是3×2n，当n＝0时的快速除法器的电路连接关系如图2所示。在图1的基础上增加一个与门A4，与门A4的输入1脚连接输入端B，2脚连接输入端A，3脚连接除法结果的二进制的余数O0端。被除数是0～11×2n+1，除数是3×2n，当n＝0、2、3、……任意正整数时的快速除法器的电路连接关系如图3所示。在图1的基础上增加n条从输入到输出的连线E1-O51…En-O5n。被除数是0～15×2n+1，除数是3×2n，当n＝1、2、3、……任意正整数时的快速除法器的电路连接关系如图4所示。它在图1的基础上右边增加一个与门A4；与门A4的输入1脚连接输入端B，2脚连接输入端A，3脚连接除法结果的二进制的余数O0端。同时在图1的基础上左边增加n条输入到输出的连线E1-O51…En-O5n。加法器ADD2、ADD11、ADD12、ADD13可以全部或其中任意一个或任意两个或任意三个是能完成两位二进制数加两位二进制数功能的加法器。两位二进制数加两位二进制数的加法器的电路连接关系如图5所示输入端Y1同时连接或非门NR1的一个输入端2、与非门NA1的一个输入端1、异或门XR1的一个输入端1；输入端X1同时连接或非门NR1的另一个输入端1、与非门NA1的另一个输入端2、异或门XR1的另一个输入端2；输入端Y2同时连接或非门NR2的一个输入端1、与非门NA2的一个输入端1、异或门XR2的一个输入端2；输入端X2同时连接或非门NR2的一个输入端2、与非门NA2的一个输入端2、异或门XR2的一个输入端1；异或门XR1的输出端3连接输出端F1；与非门NA1的输出端3同时连接或非门NR3的一个输入端1、与门A5的一个输入端2；或非门NR1的输出端3同时连接或非门NR3的一个输入端2、与门A6的一个输入端2；与非门NA2的输出端3同时连接与门A5的另一个输入端1、与门A6的另一个输入端1；或非门NR2的输出端3连接或非门NR4的一个输入端1；或非门NR3的输出端3连接异或门XR3的一个输入端2；异或门XR2的输出端3连接异或门XR3的另一个输入端1；与门A6的输出端3连接或非门NR4的另一个输入端2；与门A5的输出端3连接或非门NR4的又一个输入端3；异或门XR3的输出端3连接输出端F2；或非门NR4的输出端3连接输出端F3。加法器ADD11、ADD12、ADD13全部或其中任意一个或任意两个是能完成两位二进制数加一位二进制数功能的加法器。两位二进制数加一位二进制数的加法器的电路连接关系如图6所示输入端Y1连接异或门XR5的输入端1，同时连接与门A7的输入端2；输入端X2连接异或门XR4的输入端1，输入端X1连接异或门XR5的输入端2，同时连接与门A7的输入端1；异或门XR5的输出端3连接输出端F1，异或门XR4的输出端3连接输出端F2。本专利技术与现有技术相比有如下有益效果1.本专利技术除法器结构简单，使用的元器件少，造价低；2.本专利技术除法器可以进行除数为3×2n，其中n为0、1、2、3、……任意正整数的快速除法运算，在某些特殊的场合下，有不可替代的作用。附图说明图1是本专利技术被除数是0～11，除数是3×2n，当n＝0时的快速除法器的电路原理图；图2是本专利技术被除数是0～15，除数是3×2n，当n＝0时的快速除法器的电路原理图；图3是本专利技术被除数是0～11×2n+1，除数是3×2n，当n＝0、1、2、3……任意正整数时的快速除法器的电路原理图；图4是本专利技术被除数是0～15×2n+1，除数是3×2n，当n＝0、1、2、3……任意正整数的快速除法器的电路原理图；图5是本专利技术两位二进制数加两位二进制数的加法器电路本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：武金木，武优西，李艳，姚芳，李波，
申请(专利权)人：河北工业大学，
类型：发明
国别省市：