小型低功耗乘法器和滤波电路制造技术

一种小型的低功耗电路的数字数据乘法。可产生第一数字数据的相应位和第二数字数据的相应位的全部组合的“与”。通过多个电容来构造容性耦合，每个电容具有与相应于每个“与”的一对位权的和成正比的电容量，容性耦合的输出被连接到一个反相放大器上，并输出乘法结果作为模拟数据。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及乘法器和基于该乘法器的滤波电路，特别涉及用于输出数字数据的互乘作为模拟数据的乘法器和滤波电路。例如，在用于移动通信的扩频通信中，执行高速相关运算。为此，使用SAW滤波器，滑动相关器，或匹配滤波器。在这些相关运算装置中，由于这些装置具有高的初始同步俘获率，所以考虑到通信性能该匹配滤波器是合适的。然而，问题在于当该匹配滤波器由数字电路组成时，电路规模和功耗较大。而且，在移动通信终端的传输部分中，需要奈奎斯特滤波器，并且用于数字数据和滤波系数数据的相加和相乘的运算电路的规模很大，从而输出数据必须再被转换为模拟信号。为了解决上述问题，本专利技术的申请人改进并提出了用于执行数字/模拟混合计算的多个运算电路和滤波电路。在日本未审专利公开号09-46231、09-193434、09-46173、09-46174、09-83486、09-83488、09-83483、09-135231、09-116522、09-116523、09-130365、09-200179、09-223986、09-181645、09-181701、09-200085、09-298490、09-284252、09-321667、以及10-56442中描述了这种方案。在这种方案中使用了用于输入和输出的模拟电压信号，因此期盼出现一种用于处理数字信号的小型的低功耗电路。特别地，以时间序列保持数据的抽样保持电路的输出精度极大地影响了运算精度，导致难于确保运算精度。本专利技术考虑了上述问题。本专利技术的目的是提供乘法器和滤波电路，其是小型的，并是低功耗的也适于数字乘法。根据本专利技术的乘法器产生第一数字数据的相应位和第二数字数据的相应位的全部组合的“与”(逻辑乘)。通过使用多个电容或电阻，用于组合并连接这些电容或电阻的输出的一个放大器，以及连接到该放大器上的负反馈电容或电阻，乘法器执行加权加法，从而输出乘法结果作为模拟电压，其中每个电容具有与相应于每个“与”电路的一对位的权的和成正比的电容量，每个电阻具有与该权成反比的电阻值。另外，根据本专利技术的滤波电路采用在计算多个时间序列数字数据和相应于这些数字数据的数字乘法器的乘积之和中的本专利技术的乘法器。在下面的描述和附图中详细描述本专利技术的一个或多个实施例。本专利技术的其它特征、和优点将通过说明书、附图而更加明显。附图说明图1是结合本专利技术滤波电路的发射机的方框图；图2是图1中所示的滤波电路的方框图；图3是图1中所示的滤波电路的“与”电路的电路图；图4是图1中所示的滤波电路的加法器的电路图；图5是图4中所示的加法器的电路图；图6是图5中所示加法器的选择器的电路图；图7是结合在本专利技术第二实施例的滤波电路中的加法器的电路图；图8是图7中所示的加法器的电路图；图9是根据本专利技术第一实施例的乘法器的电路图；以及图10是根据本专利技术第二实施例的乘法器的电路图。在此，参考附图将详细说明本专利技术滤波电路的实施例。图1表示一个使用本专利技术滤波电路作为传输滤波器MFIR1和MFIR2的DS-CDMA(直接序列-码分多址)发射机。在该发射机中，同相分量D11至D13和正交分量D21至D23的多行(该图中为三行)数据被输入到加法器ADD11至ADD12上。在这些加法器中，多行信号被组合并相加，以及输出数字结果为数字数据di1、di2。数字数据di1和di2分别被输入到传输滤波器MFIR1和MFIR2上，并乘以奈奎斯特滤波器系数。输出do1和do2分别被输入到低通滤波器LPF1和LPF2上从而除去谐波噪声分量。LPF1和LPF2的输出I(同相分量)和Q(垂直分量)通过正交调制器QMOD调制，并通过混频器MQ与载波混合。此后，通过带通滤波器BPF从调制结果中除去噪声，并通过功率放大器PAMP放大。图2表示上述传输滤波器MFIR1。在图2中，数据di1被输入到一个移位寄存器SR中，并以时间序列数字数据dil1、dil2、…diln被存储。时间序列数字数据被输入到分支(乘法器)T1、T2、…Tn中，用于计算预定数字乘法器m1、m2、…mn的ADD。相应分支T1至Tn的输出被输入到加法器TADD中以计算其和Do。传输滤波器MFIR2与MFIR1具有相同的结构，从而省略其说明。图3表示上述分支T1，其由相应于数据dil1和乘法器m1相应位的全部组合数(P)的“与”电路G1至GP组成。在图3中，数据dil1的位数和m1的位数被置为s。在这种情况下，p和s之间的关系为p＝s2。相应的“与”电路G1至Gp产生输出M1，00、M1，10、…、M1，s，s。并且，第i个分支Ti产生输出Mi，00、Mi，10、…、Mi，s，s，以及全部分支的“与”输出通过TADD相加。因此，图2的相应分支的每个输出信号M1，M2，…、Mn是一个包括s2个“与”输出。为了简化起见，图3的输入数据数和乘法器数假定为相同，然而，以类似的方法可进行不同位数的“与”计算。图4表示上述加法器TADD。TADD由多个加法器ADD4，1至ADD4，(2s-1)组成。加法器ADD4，1计算与全部分支相关的数据dilk(k＝1至n)和乘法器mk(k＝1至n)的最低有效位的“与”的和。在此，最低有效位的“与”是权20的相加数据。同样地，权2i-1的数据通过第i个加法器ADD4，i相加，而最大的权2(2s-1)的数据通过加法器ADD4，(2s-1)相加。在此，n个“与”A1，1至A1，n通过ADD4，1相加，n(s-s-i)数据通过第i个加法器ADD4，i相加，而n数据通过ADD4，(2s-1)相加。加法器ADD4，1至ADD4，(2s-1)的输出分别被连接到电容C4，1至C4，(2s-1)上。这些电容的输出相互结合并被连接到运算放大器AMP4的反相输入端上。这些电容被置为对应于输入数据位权的电容量，然后在最终输出端Vo4获得合适的和。通过一个开关SW41，运算放大器AMP4的反相输入端和输出端被相互连接，而且一个电容C4F的一端被连接到反相输入上。C4F的另一端被连接到一个开关SW42上，通过开关SW42，来转换到AMP4的输出或连接到其非反相输入端的连接。将一个更新信号REF提供到加法器ADD4，1至ADD4，(2s-1)和开关SW41、SW42上。当更新信号为高电平时，加法器被更新，开关SW41闭合以更新电容，并且开关SW42闭合以连接到非反相输入端。在正常操作状态中，SW41是断开的而SW42被连接到运算放大器的输出端上。此时，假设用V(A4，1)至V(A4，(2s-1))来表示加法器ADD4，1至ADD4，(2s-1)的输出，AMP4的输出Vo4可用下面的等式(1)来表示。其中Vref为输入到AMP4的参考电压。Vo4-Vref=-Σj=12s-1V(A4,j)·C4,j-Vref(Σj=12s-1C4,j)C4F]]>(等式1)上式(1)中，Vo4表示输入的和。另外，当更新信号被置为高电平时，从加法器ADD4，1至ADD4，(2s-1)输出Vref，接着Vref被输入到C4F的输出侧。在这种情况下，清除全部电容的电荷。图5表示具有奇数个分支的加法器ADD4，1的结构。加法器ADD4，1具有一个多路复用器MUX5本文档来自技高网...

【技术保护点】
一种乘法器，包括：多个“与”电路，用于产生第一数字数据的相应位和第二数字数据的相应位的全部组合的“与”；多个电容，每个电容具有与相应于每个“与”电路的一对位权的和成正比的电容量；放大器，用于结合并连接这些电容的输出；反馈电容 ，其被连接到该放大器上以形成负反馈电路。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：周长明，
申请(专利权)人：株式会社鹰山，
类型：发明
国别省市：JP[日本]