内容联想式存储器制造技术

本发明专利技术公开了一种内容联想式存储器，它涉及半导体器件领域中的集成电路器件。它由Ｍ行×Ｎ列的存储单元阵列、Ｎ列个掩码电路、Ｍ行个优先级电路、控制电路、预充电管列、读出放大电路、双向数据端口组成。本发明专利技术存储器所存内容相互关联，而不是存储单元地址相关联，不需要对地址进行编码和译码，实现内容联想存储的目的。本发明专利技术能完成高速缓存、模式识别、表查询、模糊查询等功能，还具有工艺制作简单，电路器件成熟，性能可靠、成本低廉等特点，特别适用于计算机、通信、互联网和监控系统等设备中作快速存取、查询的存储器件。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件领域中的一种内容联想式存储器(简称CASM)，特别适用于计算机、无线通信、互联网和监控系统等设备中作高速缓存、表查询、模式识别、模糊查询等功能的内容联想存储器件。
技术介绍
目前，应用在高速缓存、表查询、模式识别、模糊查询等场合的存储器主要是内容可寻址存储器(简称CAM)，CAM的查询方式比较复杂，查询数据与存储在CAM中的数据进行比较，发出匹配信号，然后对这些匹配信号进行编码，再通过存储器(简称RAM)的地址解码器确定相对应的地址，然后对应的内容才被读出。这种查询模式是直接与地址相关联，其工作速度慢，不能进行快速存取、识别、查询等功能，因此越来越不能满足对存储器性能的高速发展要求。
技术实现思路
本专利技术所要解决的技术问题在于避免上述
技术介绍
中的不足之处而提供一种存储器是所存内容相互关联、不需要对地址进行编码、译码的内容联想式存储器，且本专利技术能完成高速缓存、模式识别、表查询、模糊查询等功能、还具有工艺制作简单、电路器件成熟、性能可靠、成本低廉等特点。本专利技术所要解决的技术问题由以下技术方案实现的本专利技术由M行×N列的存储单元阵列1、N列个掩码电路2、M行个优先级电路3、控制电路4、预充电管列5、读出放大电路6、双向数据端口7组成。其中M、N为自然数，存储单元阵列1出入端口4通过匹配总线与预充电管列5出端口1连接、出端口3通过信号总线与读出放大电路6入端口3连接；掩码电路2入端口1，4，5分别与控制电路出端口8，9，10连接、入端口3通过信号总线与双向数据端口7出端口2连接、出端口2通过信号总线与存储单元阵列1入端口5连接；优先级电路3入端口1通过匹配总线与存储单元阵1出端口1连接、出端口2通过字总线与存储单元阵列1入端口2连接、入端口3、4、5分别通过信号总线与控制电路4出端口1、11、12连接；控制电路4入端口2、3、4、5依次与模式控制端口A、B、时钟端口C、复位端口D连接、出端口6通过信号总线与读出放大电路6入端口1连接、出端口7与预充电管列5入端口2连接；读出放大电路6出端口2通过信号总线与双向数据端口7入端口1连接，双向数据端口7出入端口3通过信号总线与出入端口E连接。本专利技术所要解决的技术问题还可以通过以下技术方案实现本专利技术M行×N列的存储单元阵列1中每一行构成N位存储联想字单元8，每个存储联想字单元8分别由输入匹配线L2、输出匹配线L1、输入字线W1、输出字线W2、输入正、负位线P1、P2、输出正负位线P3、P4构成，其中存储联想字单元8入出端1、2脚分别通过输入输出匹配线L2、L1与右列、左列存储联想字单元8出入端连接，入出端3、4脚分别通过输入输出字线W1、W2与左列、右列存储联想字单元8出入端连接，入端5、6脚分别通过输入正、负位线P1、P2与上行的存储连线字单元(8)出端7、8脚连接，出端7、8脚分别通过输出正、负位线P3、P4与下行的存储连线字单元(8)入端5、6脚连接，每个存储联想单元8分别共用一个匹配线L、一个字线W。本专利技术N列个掩码电路2的每个掩码电路由位线开关10至13、充电器14、锁存器15、反向器16组成，其中位线开关10、11各入端1脚并接后与锁存器15出端1脚连接、各入端3脚相互串接、各入端2脚分别与位线开关12、13各入端4脚连接、位线开关10入端4脚一路串接反向器16后与位线开关11入端4脚连接、另一路与锁存器15入端2脚和双向数据端口7出端2脚并接，位线开关12、13各入端1脚并接后与控制电路4入端9脚连接，锁存器15入端3脚与控制电路4出端8脚连接，位线开关12入端2脚与存储单元阵列1的存储联想字单元8入端5脚和充电器14入端1脚并接，位线开关13入端2脚与充电器14出端2脚和存储单元阵列1的存储联想字单元8入端6脚并接，充电器14出端3脚与控制电路4入端10脚连接、出端4脚与电源V端口连接。本专利技术M行个优先级电路3的每个优选级电路由场效应管17、18、或非门19、锁存器20、与非门21、选择器22组成，其中场效应管17、18源极并接后与上一行优选级电路3入端3脚连接、栅极并接后与或非门19入端1脚、锁存器20入端1脚连接，场效应管17漏极接电源V端，场效应管18漏极与或非门19入端2脚、控制电路4入端1脚连接，或非门19出端3脚与与非门21入端1脚、选择器22入端2脚连接，控制电路4出端11、12脚分别与锁存器20入端4脚、与非门21入端2脚连接，锁存器20出端2脚与选择器22入端1脚连接，入端5脚与存储单元阵列1入端1脚连接，选择器22出端4脚与存储单元阵列1入端2脚连接、入端3脚连接地端。本专利技术相比
技术介绍
具有如下优点1、本专利技术在查询模式中，查询数据与单元的所存数据进行比较，输出匹配信号，优先级电路直接根据匹配信号，直接读出相关内容，因此存储器是所存内容相互关联，而不是单元地址相关联，不需要编码、译码器，因此具有能快速完成存取、识别、查询等功能。2、本专利技术电路器件均采用成熟集成电路及工艺集成制作，电路结构成熟，工艺制作简单，性能可靠，便于批量生产，成本低廉。附图说明图1是本专利技术的电原理方块图。图2是本专利技术M行×N列的存储单元阵列1每个存储联想字单元8的电原理结构示意图。图3是本专利技术N列个掩码电路2每个掩码电路的电原理图。图4是本专利技术M行个优先级电路3每个优选级电路的电原理图。具体实施例方式参照图1至图4，本专利技术由M行×N列的存储单元阵列1、N列个掩码电路2、M行个优先级由电路3、控制电路4、预充电管列5、读出放大电路6、双向数据端口7组成。M行×N列的存储单元阵列1中每一行构成N位存储联想字单元8，其中M、N为自然数，M行和N列可以任意设定，实施例设定M为32行，N为32列，每行构成32位存储联想字单元8、32行共构成1024位存储联想字单元8，每个存储联想字单元8由输入输出匹配线L2、L1、输入输出字线W1、W2、输入正负位线P1、P2、输出正、负位线P3、P4构成，图2是每个存储联想字单元8实施例的电原理结构示意图，并按其连接线路。实施例最上边一行的存储联想字单元的入端5，6脚分别与掩码电路2的出端口2脚连接，最下边一行的存储联想字单元的出端7，8脚分别与读出放大电路6的入端口3脚连接，最左边一列的存储联想字单元的出入端2，3脚分别与优先级电路3的入出端口1，2脚连接，最右边一列的存储联想字单元的入端1脚与预充电管列5的出端口1脚连接。实施例CASM每个存储联想字单元8由6个场效应管(CMOS)构成静态随机存储器(简称SRAM)单元和4个N型场效应管(CMOS)构成异或单元组成，每个联想字共用一个字线W、和一个匹配线L，每个联想字分为两部分，一部分为查询码，另一部分为数据码，CASM可实现输入查询码后，输出与其相关联的数据码。在联想操作模式中，匹配线L先被充到高电位，字线W为低电位，如果本位查询的数据与本单元存储的数据不同，则在异或单元的一对串联场效应管将产生一个从匹配线L到地的放电回路，匹配线将被放电，降到低电位；否则，它保持高电位。在读写操作时与普通RAM单元相同。所以一个存储联想字单元8既可完成读/写操作，也可完成数据比较查询的功能。本专利技术预充电管列5出端口1通过匹配线与存储单元阵列1出入端口4连接，其作用是给本文档来自技高网...

【技术保护点】
一种内容联想式存储器，它由控制电路（４）、预充电管列（５）、读出放大电路（６）、双向数据端口（７）组成，其特征在于还由Ｍ行×Ｎ列的存储单元阵列（１）、Ｎ列个掩码电路（２）、Ｍ行个优先级电路（３）组成，其中Ｍ、Ｎ为自然数，存储单元阵列（１）出入端口４通过匹配总线与预充电管列（５）出入端口１连接、出端口３通过信号总线与读出放大电路（６）入端口３连接；掩码电路（２）入端口１、４、５分别与控制电路出端口８、９、１０连接、入端口３通过信号总线与双向数据端口（７）出端口２连接、出端口２通过信号总线与存储单元阵列（１）入端口５连接；优先级电路（３）入端口１通过匹配总线与存储单元阵（１）出端口１连接、出端口２通过字总线与存储单元阵列（１）入端口２连接、入端口３、４、５分别通过信号总线与控制电路（４）出端口１、１１、１２连接；控制电路（４）入端口２、３、４、５依次与模式控制端口Ａ、Ｂ、时钟端口Ｃ、复位端口Ｄ连接、出端口６通过信号总线与读出放大电路（６）入端口１连接、出端口７与预充电管列（５）入端口２连接；读出放大电路（６）出端口２通过信号总线与双向数据端口（７）入端口１连接，双向数据端口（７）出入端口３通过信号总线与出入端口Ｅ连接。...

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：吴洪江，廖斌，
申请(专利权)人：中国电子科技集团公司第十三研究所，
类型：发明
国别省市：13[中国|河北]