在高速数据总线上并行传输数据的方法和设备技术

本发明专利技术公开了一种允许多个数据处理模块在高速数据总线上并行传输数据的方法，用于还包括独立于所述数据总线的单独仲裁线的系统，该方法包括以下步骤：ａ）希望访问所述数据总线的给定数据处理模块在所述仲裁线上放置一唯一代码；ｂ）所述给定数据处理模块监测所述仲裁线；ｃ）当监测步骤指示没有其它的数据处理模块在仲裁线上放置了与所述给定数据处理模块的代码冲突的其唯一代码时，所述给定数据处理模块获得对所述数据总线的访问；ｄ）当在步骤ｃ）中没有检测到冲突时，所述给定数据处理模块将数据传送到所述数据总线上。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】
本申请与1996年6月27日提交的序号为No.08/669,775，题为″码分多址(CDMA)通信系统″的申请同时提交，在此引入该申请好象完全引述一样作为参考。一条通信总线通常包含一组用于确定哪个装置应发送或接收的数据线和地址线，和表明正在执行的命令类型的控制和选通线。控制和选通线从中央处理单元单向通信。通常，所有数据线是双向的。写入指令期间由CPU确证数字线，读取期间由外围设备确证数据线。CPU和外围设备都针对数据线使用三态驱动器。在计算机系统中，几个数据处理装置在一条共用数据总线上交换数据，由一个有效电压负载(pullup)实现高和低电压(表示二进制的1和0)的两种正常状态。然而，当几个处理模块在一条数据总线上交换数据时，必须增加第三种输出状态，即开路，以便位于总线上的另一个装置可驱动同一条线。由于在给定时间只有一个装置将数据确定到总线上，使用三态或集电极开路驱动器以使连接到该总线的装置可阻塞其总线驱动器。每个总线系统具有一个用于确定哪个装置确证数据的定义协议。这样设计总线系统，以便一次最多只有一个装置使其驱动器开通，而所有其它装置被阻塞(第三状态)。一个装置通过识别其自身在控制线上的地址了解将数据确证到总线上。该装置查看控制线并当其在地址线上看到其特定地址和一个读取脉冲时确证数据。然而，必须有一些外部逻辑电路，以确保共用相同线路的三态装置不同时谈话或造成总线争用。总线控制逻辑电路或″总线仲裁器″针对用来仲裁对总线的控制权的协议执行代码。总线主控器可以是CPU的一部分或独立的功能元件。更重要的是，可授权另一个装置对总线的控制权。更复杂的总线系统允许位于总线上的其它装置控制该总线。数据处理系统具有执行多个存储单元中存储的编程指令的处理器。如附图说明图1所示，利用I/O装置将进和出系统的处理数据传送到与其它数字装置互连的总线上。总线协议，或信号交换规则描绘了允许在装置之间交换数据的预定的步骤顺序。为在一条共用总线上移动数据，必须规定数据、接收器和传输时刻。因此，必须规定数据、地址和一条选通线。数据线与一个字中的比特数一样多，以便同时开通将要传送的整个字。由附加选通总线上的脉冲同步数据传送。地址线的数量确定可寻址装置的数量。通信总线是同步或异步的。在同步总线中，与系统中的CPU或其它地方产生的选通信号同步地将数据确证到总线上或从总线检索。然而，发送该数据的装置不知道该数据是否被接收。在异步总线中，虽然通信装置之间的信号交换向发送装置确保该数据被接收，增加了硬件和信令的复杂性。在大多数高速、集中计算的多信道数据处理应用中，必须非常快速地向或从另一个处理装置移动数字数据。经由总线在存储器和外围设备之间进行数据传送，不需要程序介入。这种方式也被称为直接存储器存取(DMA)，在DMA传送中，向CPU释放总线前，该装置经专用的总线请求线请求存取到总线，总线主控器仲裁如何移动数据(按字节、块或分组)。如今普遍使用多种不同类型的总线通信系统和协议进行数据传送。如图2的表中所示，已设计了许多方法在处理装置之间操纵数据。除诸如小计算机系统接口(SCSI)和载波检测多路存取/冲突检测(CSMA/CD)(以太网)网络之类的标准化并行传输外，还存在具有高效SDLC/HDLC(同步/高电平数据链路控制)协议的数据通信总线。在欧洲专利申请EPS25860A2中已公开一种专用数据总线构造。然而，在专用的、高速应用中，希望简化的数据通信总线。因此，存在着对简化数据处理系统构造的需求，以使驻留在数据总线上的各种处理器模块之间的数据和消息传送最佳。提供一种并行分组的模块间仲裁高速控制数据总线系统，该数据总线系统允许微处理器模块之间在更复杂的数字处理环境中高速通信。该系统的特征在于以在12.5MHz工作的快速FIFO(先入先出)排队、TTL CMOS(互补型金属氧化硅)兼容电平时钟信号、单总线主控器仲裁、同步时钟、DMA、和对多处理器系统寻址的专用模块为特征的简化硬件构造。本专利技术包括一条带有驻留在每个处理模块上的共用总线主控器的并行数据总线，这些处理模块规定通信和数据传送协议。高速的模块间通信总线(HSB)用于在各种微处理器模块之间通信。数据总线是同步的并且全部为双向。在总线上通信的每个处理模块具有所描述的总线控制构造。HSB包括八条用于数字数据交换的共用并行数据线，和两条用于仲裁和时钟信号的辅助线。不需要显式总线请求或授权信号。HSB也可构成为双重数据线同时保持一个单分量电平的半冗余系统。由带有起终端连接器作用的电阻负载的三态门驱动总线以使信号反射最小。为在HSB上移动数据，每个处理模块必须指定数据、接收器、和数据何时有效的时刻。只允许一个被称为总线主控器的消息源在任何给定时间驱动总线。由于数据流动是双向的，总线仲裁方案建立一个协议规则，以防止当一个给定处理模块的微处理器正在执行指令时数据线上出现冲突。仲裁方法仅取决于对仲裁总线上出现的冲突的检测，并在每个数据处理模块上使用状态机以确定总线状态。另外，仲裁方法不采用菊花链方式，允许更大的系统灵活性。位于每个处理模块上的状态机是一个给定处理模块中使用的微处理器和HSB之间的控制接口。该接口所需的电路由一个发送FIFO、接收FIFO、多向/双向信号缓冲器和在EPFD(可擦除可编程逻辑器件)中执行的状态机的软件代码构成。本专利技术的再一个目的是提供一种把已处理的进和出数字系统的数据从多个处理模块传送到互连所有数据处理硬件的总线上的简单方法。本专利技术的再一个目的是提供一种改进的、简单的数据传送方法。根据本专利技术的一个方面，提供了一种允许多个数据处理模块在高速数据总线上并行传输数据的方法，用于还包括独立于所述数据总线的单独仲裁线的系统，该方法包括以下步骤a)希望访问所述数据总线的给定数据处理模块在所述仲裁线上放置一唯一代码；b)所述给定数据处理模块监测所述仲裁线；c)当监测步骤指示没有其它的数据处理模块在仲裁线上放置了与所述给定数据处理模块的代码冲突的其唯一代码时，所述给定数据处理模块获得对所述数据总线的访问；d)当在步骤c)中没有检测到冲突时，所述给定数据处理模块将数据传送到所述数据总线上。根据本专利技术的另一个方面，还提供了允许多个数据处理模块中的任意一个在高速数据总线上以并行方式传送数据的设备，包括独立于所述数据总线的单独仲裁线；并且每个数据处理模块包含用于将一唯一代码放置到所述仲裁线上的装置，该唯一代码与其余所有数据处理模块的唯一代码都不同；用于监测所述仲裁线的装置；和当所述监测装置指示没有其它的数据处理模块在仲裁线上放置了与所述给定数据处理模块的代码冲突的其唯一代码时，用于将数据传送到所述数据总线的装置。在阅读优选实施例的详细说明后，该系统和方法的其它目的和优点对本领域技术人员来说是显而易见。图2是现有技术的数据总线构造表。图3是优选实施例的简化方框图。图4是优选实施例的电路示意图。图5是消息发送DMA的方框图。图6是消息接收DMA的方框图。图7是数字处理器系统的方框图。图8是发送指令的总流程图。图9是查询阶段的状态图。图10是仲裁阶段的状态图。图11是发送阶段的状态图。图12是接收指令的总流程图。图13是延迟阶段的状态图。图14是接收阶段的状态图。图3以简化形式示出本专利技术的高速模块间本文档来自技高网...

【技术保护点】
一种允许多个数据处理模块在高速数据总线上并行传输数据的方法，用于还包括独立于所述数据总线的单独仲裁线的系统，该方法包括以下步骤： ａ）希望访问所述数据总线的给定数据处理模块在所述仲裁线上放置一唯一代码； ｂ）所述给定数据处理模块监测所述仲裁线； ｃ）当监测步骤指示没有其它的数据处理模块在仲裁线上放置了与所述给定数据处理模块的代码冲突的其唯一代码时，所述给定数据处理模块获得对所述数据总线的访问； ｄ）当在步骤ｃ）中没有检测到冲突时，所述给定数据处理模块将数据传送到所述数据总线上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：罗伯特T里吉斯，
申请(专利权)人：交互数字技术公司，
类型：发明
国别省市：US[美国]