内在并行的二维离散小波变换的VLSI结构设计方法技术

本发明专利技术公开了一种二维离散小波变换基于提升算法内在并行的ＶＬＳＩ结构的设计方法，通过移位加技术将滤波器中的乘法操作变为移位寄存器和加法器的操作，大大减少了运算量，节省了硬件资源和开销；通过行缓存技术，将行、列滤波连接并使其同时进行，节省了大量的存储空间；通过延迟寄存器技术实现流水线处理，加快了硬件处理速度，提高硬件的利用率；通过统一对称扩展技术使得本发明专利技术具有通用性；本发明专利技术是一种具有多种优点的高效２－Ｄ　ＤＷＴ硬件实现方案。通过对二维离散小波变换行滤波和列滤波的优化设计，使硬件的利用率达到１００％，在一个工作时钟内有两个输出，实现了并行性，却没有增加硬件开销，得到的硬件结构也非常简单，非常易于ＶＬＳＩ的实现。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于VLSI设计
具体涉及到在JPEG2000硬件实现中，设计出一种内在并行、高效的基于提升算法的二维离散小波变换的VLSI结构设计方法。为达到上述目的，本专利技术采用的解决方案是内在并行的二维离散小波变换的VLSI结构设计方法，按以下方式进行1)通过“移位加”技术将滤波器中的乘法操作变为移位寄存器和加法器的操作；2)通过“行缓存(LineBuffer)”技术，使得高通、低通滤波器，行方向、列方向滤波变换在一个紧凑的硬件结构中实现并行操作，减少了存储空间，节省了硬件资源的开销，增加硬件的利用率和处理速度；3)通过“延迟寄存器”技术，实现Pipeline思想，使得结构优化，提高了处理速度。4)通过统一的“边界对称扩展”技术使得此滤波器结构具有通用性。所述移位加技术是，一个实数乘以2的n次幂，等价于将这个实数左移n位；而任意一个小波滤波器系数都可以由有限个2的整数次幂的和表示；这样，一个实数与一个小波滤波器系数的乘积就可以由这个实数的有限个移位的和来表示。所述“行缓存”技术是把离散小波变换的行方向(或列方向)的滤波中间结果，存入行(或列)缓存阵列(Line Buffer Array)中，当达到一定的行数(或列数)(实施例中不超过9行)，列方向(或行方向)的滤波就可以从行(或列)缓存中读取数据，进行列(或行)方向的滤波变换，这样，当离散小波行变换开始后，列(或行)方向的滤波就可以开始了。在一个时钟内可同时执行、列滤波变换的操作，实现了行、列方向滤波变换的并行性。行缓存阵列的大小，是根据Lifting算法和对称扩展的个数确定的。所述“延迟寄存器”技术是在设计二维离散小波变换的行、列滤波器时，为了提高硬件处理速度，采用流水线思想，通过延迟寄存器缓存输入和计算过程中的数据，使得滤波器可以连续处理和输出数据，这样，使得硬件资源得到充分的利用。所述统一“边界对称扩展”技术是在基于提升算法的离散小波变换中，边界要进行扩展，以使得图像获得准确的重构。在Jpeg2000标准规定中，提升算法对于不同长度的小波滤波器有不同的扩展点数，根据对称扩展原理，使得扩展具有通用性，这样在Jpeg2000标准推荐中的5/3和9/7可以采用统一的扩展，使得滤波器结构具有通用性。本专利技术是一种具有多种优点的高效2-D DWT硬件实现的设计方案。通过对离散小波变换行滤波和列滤波的优化设计，硬件利用率达到100％，实现了行、列滤波变换的并行性，用移位加操作取代乘法操作，使得运算量大大减少，而且没有增加硬件开销，得到的硬件结构也非常简单，非常易于VLSI的实现。附图说明图1是本专利技术实施例乘法操作改为移位加操作结构图。图2是本专利技术实施例的二维离散小波变换基于提升算法的VLSI实现的体系结构图。图3是本专利技术实施例行、列滤波变换的结构框图。图4是本专利技术实施例行方向滤波的结构框图。图5是本专利技术实施例列方向滤波的结构框图。按照本专利技术的技术方案，专利技术人给出了本专利技术的实施例。在本实施例中使用的是JPEG2000标准中的一组双正交小波滤波器——DAUBECHIES 9/7双正交小波。在本实施例中，首先通过通用的“移位加”技术将滤波器中的乘法操作用移位寄存器和加法器实现。在运算过程中，采用定点数计算，后13位为小数，数据宽度为24位。通过“移位加”技术，本实施例把乘法改为移位加操作。鉴于二维离散小波变换的滤波器的系数是固定的，这样使得设计更为优化。基于提升算法的二维离散小波变换核心是对奇数点的预测和对偶数点的更新；即(D9/7的提升算法)，现说明step1step1Y(2n+1)＝Xext(2n+1)+α×(Xext(2n)+Xext(2n+2))i0-3≤2n+1＜i1+3其中i0，(i1-1)，分别表示输入一行(或列)数据的开始索引和最后索引。滤波器系数用二进制表示如下α＝-1.586134342＝-1.1001011000001＝-(1+1/2+1/16+1/64+1/128+1/8192)；在图1中，是本实施例中的，先把因为α为负值，所以先取Num的补码，Num＝～Num+1；则有α×Num＝Num+Num＞＞1+Num＞＞4+Num＞＞6+Num＞＞7+Num＞＞13，即把乘法操作优化为移位加操作。其它系数均作同样的处理。本实施例中用补码来表示负数；在图2中，给出了本实施例的基于提升算法VLSI实现的总的体系结构图。控制单元是根据当前分解级数和所要求的小波分解级数来判断是否进行下一级小波分解，并且控制变换输入的数据。行扩展模块是对输入进行扩展，行变换模块是对扩展后的数据进行滤波处理。行缓存模块(Line Buffer Array)是存放一定数量的行变换结果，以实现行列变换的并行。列变换是从行缓存中读出数据进行列滤波处理，地址生成单元根据列滤波输出结果产生分配地址，并把当前小波分解的系数写入存储模块。按此体系结构，不但可以使行和列方向内的高通滤波和低通滤波实现并行，并且可以使行、列方向滤波变换实现并行。这里的内在并行性，指的是在没有增加硬件成本的基础上，实现了实际的并行处理，包括行方向和列方向内的高通、低通滤波以及行列方向同时进行滤波。每一个工作时钟内，产生两个输出。在图3中，给出了本实施例的行方向、列方向的综合滤波，这样可以实现行方向和列方向的滤波变换并行进行。在图4中，给出了本实施例的行方向滤波变换结构。利用延迟寄存器把输入分为偶数点和奇数点，进入α模块，把偶数点相加然后与滤波器系数相乘(优化为移位加操作)，再与奇数点相加，利用Pipeline寄存器实现流水线处理。接着与α模块相同的处理方式，把前一模块的输出分为奇数点和偶数点，依次进入β、γ、δ模块。随着数据的连续输入，行滤波器连续处理。这样可以充分利用硬件，使其利用率达到100％。而且控制非常简单，只是利用几个延迟寄存器(DFF)即可实现滤波的连续处理。行滤波的结果存入Line Buffer阵列中，本实施例，采用了11条Line Buffer，位宽位24位，长度为图像宽度，256。之所以用11条，是为了实现行变换和列变换并行进行，这样就大大节省了存储行变换中间结果的Memory空间，使得硬件更为紧凑，减少面积的同时提高了运算速度，也符合芯片设计思想。从结构中可以看到，D9/7双正交小波滤波器的行滤波变换只需要8个Pipeline寄存器，6个延迟寄存器，8个加法器和4个移位寄存器就可以实现。由于移位寄存器可以用线与来实现，所以移位寄存器基本上没有增加硬件的开销。与传统方法相比，此结构极大地减小了硬件的开销和结构的复杂度。在图5中，给出了本实施例列滤波阶段的结构。列滤波结构的设计与行滤波阶段不同。因为，行滤波只有变换一定的数目时才能进行列滤波，本实施例不超过9行。而列率波处理的数据是来自行滤波的结果，所以当列变换所需的数据数满足时，即可开始列滤波，(数据数的大小根据提升算法和对称扩展个数而取)，本实施例中是从第五行开始就可以进行列滤波(先对称扩展，扩展后为9行)。为了加快列滤波的处理速度，以免数据在Line Buffer Array中产生堆积，在一个时钟从Line Buffer Array中读出9个数据，进行列变换处理，同时行变换的结果继续存入Line Buffer中，读出本文档来自技高网...

【技术保护点】
一种内在并行的二维离散小波变换的ＶＬＳＩ结构设计方法，其特征在于，至少包括以下内容： １）通过“移位加”技术将滤波器中的乘法操作变为移位寄存器和加法器的操作； ２）通过“行缓存”技术，将行方向、列方向滤波变换在一个紧凑的硬件结构中实现并行； ３）通过“延迟寄存器”技术，实现流水线结构； ４）通过统一的“边界对称扩展”技术使得此滤波器结构具有通用性； 所述“移位加”技术是： 一个实数乘以２的ｎ次幂，等价于将这个实数左移ｎ位，一个实数与一个小波滤波器系数的乘积就由实数的有限个移位的和来表示； 所述“行缓存”技术是： 把离散小波变换的行方向（或列方向）的滤波中间结果，存入行（或列）缓存阵列中，当达到一定的行数（或列数），列方向（或行方向）的滤波就可以从行（或列）缓存中读取数据，进行列（或行）方向的滤波变换，在一个时钟内可同时执行、列滤波变换的操作，实现并行操作； 所述“延迟寄存器”技术是： 二维离散小波变换的行、列滤波器设计，采用流水线方法，通过延迟寄存器缓存输入和计算过程中的数据，使得滤波器连续处理； 所述统一的“边界对称扩展”技术是： 基于提升算法的离散小波变换中，边界要进行扩展，以使得图像获得准确的重构。在Ｊｐｅｇ２０００标准规定中，提升算法对于不同长度的小波滤波器有不同的扩展点数，根据对称扩展原理，使得扩展具有通用性。...

【技术特征摘要】

【专利技术属性】
技术研发人员：兰旭光，郑南宁，周宁，梅魁志，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：87[中国|西安]