生成硬件说明码的系统与方法技术方案

本发明专利技术提供互联网络硬件说明码生成系统、方法和脚本。该互联网络硬件说明码生成系统（１８５）包含适用于生成一个或一个以上的硬件说明语言文件（２２０）的硬件说明码生成主机（２００），以可应一个或一个以上的输入参数（２１０）。用户上传对应于电路的输入参数给硬件说明码生成主机（２００）。在响应上，主机生成说明电路的一个或一个以上的硬件说明语言（ＨＤＬ）文件（２２０）。Ｃｇｉ脚本可以用于生成该ＨＤＬ文件（２２０）。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术是有关于硬件说明语言码的生成，并且尤其是有关于用于生成边界扫描配置文件和VERILOG网表的系统和方法。
技术介绍
为了降低装置组件和系统测试的成本，集成电路(ICs)和印制电路板(PCBs)通常具有整合于组件中的内建自测试(BIST)特性。为了标准化测试方法和端口结构，Joint Test Access Group(JTAG)成立电气电子工程师(IEEE)标准1149.1的机构，即已知的IEEE标准测试存取端口和边界扫描结构。IEEE标准1149.1定义四至五条串行接口、指令集和测试协议。1149.1标准装置的测试端口允许测试指令和数据以串行方式加载至装置内，且以串行方式读取测试结果。JTAG兼容的装置结构图1显示IEEE 1149.1兼容的装置10。JTAG兼容装置具有四支管脚测试端口(TCK＝测试时钟20、TMS＝测试模式选择30、TDI＝测试数据输入40和TDO＝测试数据输出50)、任选的第五复位管脚(TRST＝测试复位60)、测试存取端口(TAP)控制器70、指令寄存器(IR)80、旁路寄存器(BPR)90、边界扫描寄存器(BSR)100和任选的用户数据寄存器(DR)110。1149.1兼容装置的每一个输入和输出管脚均具有边界扫描单元(BSC)120和122，该单元含有一组的控制寄存器和门(未显示)。边界扫描寄存器或BSR 100是由如图1中所显示的串行连接的BSC 120和122组成。串行连接的BSC 120和122也称为扫描路径。边界扫描链是从TDI 40经过BSR 100至TDO 50的路径。TAP控制器70为状态机，其结合IR 80控制与BSR 100联合的操作。TAP控制器70是由TCK20计时，且该控制器状态是受控于TMS30。TDI 40和TDO 50接收用于边界扫描链的数据输入及输出信号。结合TAP控制器70所动作的IR80加载决定执行的特殊测试指令。由IEEE标准1149.1所定义的三个所需的测试指令为BYPASS、SAMPLE/PRELOAD和EXTEST。BYPASS指令使IC保持在功能模式，且使得来自TDI40的串行数据经过IC及BPR90传输至TDO 50而不会影响其它装置的操作。SAMPLE/PRELOAD指令使IC保持在功能模式，且选择BSR100连接在TDI 40和TDO 50之间。执行SAMPLE/PRELOAD指令允许BSR100被存取以取样进入和离开IC的数据或预先将测试数据加载BSR100。EXTEST指令使IC进入测试模式，且选择BSR100连接在TDI 40和TDO 50之间。执行EXTEST将加载与具有测试模式的输出管脚130结合的BSCs120以输入至下游装置，并且准备输入边界单元120以获取输入数据。VERILOG网表和边界扫描说明语言文件硬件说明语言(HDL)为用于说明电路的代码。HDL的主要用途为设计者必须委托制造前的设计仿真。两种最普及的HDLs为VHSIC硬件说明语言(VHDL)和VERILOG。VHDL是由美国国防部所开发且是开放式标准。VERILOG也称为开放式VERILOG国际(OVI)，是由非官方组织所开发的工业标准，并且目前称为IEEE标准1364的开放式标准。以说明JTAG兼容装置的VERILOG码所写成的文件称为VERILOG网表。VHDL是由IEEE标准1076.1所定义的HDL。边界扫描说明语言(BSDL)是VHDL的子集，并且提供用于说明在装置中如何实现和操作IEEE标准1149.1边缘扫描结构的标准的人机可读取数据格式。目前存在生成边界扫描说明语言(BSDL)文件和VERILOG网表的商业产品。为了生成BSDL文件，此种产品通常需要具有许多参数的输入文件且必须使用精确语法来构成。例如，用于装置的BSDL说明由数种组件构成。这些组件包含实体说明、一般参数、逻辑端口说明、使用说明、组件兼容性说明、管脚对照、扫描端口识别、指令寄存器说明、任选的寄存器说明、寄存器存取说明、和边界寄存器说明。有些产品需要含有装置的寄存器传移语言(RTL)说明的输入文件，如VERILOG或VHDL说明。其它的产品需要具有由制造商定义语法所指定的装置参数的输入文件。为了以适当的格式生成这些文件，需要学习各种程序语言或制造商所定义的语法。当这些文件生成时，就算在语法上的小错误也可能造成输入文件的耗时的除错。因此，生成说明边界扫描结构的输入文件是耗时的且需要有技巧的程序员。所以，目前生成VERILOG网表和BSC文件的系统和方法是耗费劳力、容易不精确和缓慢的。因此改善生成HDL文件的速度、精确性和简易性的系统和方法是需要的。
技术实现思路
本专利技术包含有益于生成说明电路的硬件说明语言(HDL)文件的系统、方法、脚本(script)和信号。为了生成HDL文件，用户可存取硬件说明码生成主机，通常是经由互联网络，且上载有关该电路的数据。硬件说明码生成主机接着由上载的信息生成HDL文件，通常是指用户上载至主机的输入参数。硬件说明码生成主机利用通常为软件程序的脚本以从输入参数生成文件。此输入参数含有关于装置端口的数据，该数据可用于生成文件。有关用来键入该输入参数的格式的数据可以在相同的网页上以输入形式显示给用户，或通过单击超级链接至其它网页而容易存取的个别网页来达成。此外，用户可定制输入格式以配合本身的特殊需求。在生成硬件说明语言文件之后，用户可从主机存储或下载文件。与先前技术相比，本专利技术具有许多优点。第一，本专利技术消除学习HDL语法及调试HDL文件以改正语法错误的劳力耗费过程。用户将输入简单的端口说明并且该脚本将生成文件，而不必学习类似HDL的VERILOG或BSDL以生成HDL文件。第二，用于键入输入参数的输入格式的细节可以显示在输入表格上，该表格将免除记忆输入格式的需要，或免除必须查阅手册以学习格式细节的繁复过程。本专利技术甚至允许用户依据所需自订输入格式。第三，因为VERILOG网表和BSDL文件明显地不同，所以用户通常需分别生成。本专利技术允许从一个输入参数文件生成VERILOG网表和BSDL文件，因此又再次免除劳力耗费过程。这样，本专利技术的系统和方法改善硬件说明码生成的速度、正确性和简单性，且克服先前技术的限制和缺点。本专利技术的其中一个方面在于提供互联网络硬件说明码生成系统。该互联网络硬件说明码生成系统包含硬件说明码生成主机。该硬件说明码生成主机适用于生成一个或一个以上的硬件说明语言文件以响应一个或一个以上的上载至该主机的输入参数。该一个或一个以上的输入参数可说明电路，且这些参数可包含一个或一个以上的端口说明。这些由输入参数所说明的电路中可包含具有至少一个基本与IEEE标准1149.1兼容的装置的电路，具有至少一个的边界扫描单元、至少一个的测试存取端口控制器、至少一个旁路寄存器和至少一个的指令寄存器的电路，及具有至少一个边界扫描链的电路。经由互联网络该一个或一个以上的输入参数可以上传至硬件说明码生成主机。用于输入该一个或一个以上的输入参数的输入格式可以在用户输入该输入参数时基本上同时显示给用户。用于输入该一个或一个以上的输入参数的输入格式可以预先由用户定义或定制。输入格式可以是HTML格式。硬件说明码生成主机可利用至少一个用于定制输入格式以本文档来自技高网...

【技术保护点】
一种互联网络硬件说明码生成系统（１８５），包括：硬件说明码生成主机（２００），该硬件说明码生成主机（２００）适用于生成一个或一个以上的硬件说明语言文件（２２０）以响应由该硬件说明码生成主机（２００）所接收到的一个或一个以上的输入参数（２ １０），该一个或一个以上的输入参数（２１０）是用于说明一种电路。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：SH蒂昂，ASH林，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]