带有具有梅花形状的沟道结构的三维存储器件及用于形成其的方法技术

公开了三维(3D)存储器件及用于形成其的方法的实施例。在一个示例中，一种3D存储器件包括衬底和沟道结构，所述沟道结构在所述衬底之上垂直地延伸，并且具有在平面图中包括多个花瓣的梅花形状。所述沟道结构包括，在所述多个花瓣中的每个花瓣中的电荷捕获层、隧穿层、半导体沟道和沟道插塞。所述沟道插塞位于所述电荷捕获层、所述隧穿层和所述半导体沟道之上并且与之接触。并且与之接触。并且与之接触。

【技术实现步骤摘要】
【国外来华专利技术】带有具有梅花形状的沟道结构的三维存储器件及用于形成其的方法


[0001]本公开内容的实施例涉及三维(3D)存储器件及其制造方法。

技术介绍

[0002]通过改进工艺技术、电路设计、编程算法和制造工艺将平坦存储单元缩放到更小的大小。然而，随着存储单元的特征大小逼近下限，平坦工艺和制造技术变得富有挑战和代价高昂。因此，平坦存储单元的存储密度逼近上限。
[0003]3D存储架构可以解决平坦存储单元中的密度极限。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。

技术实现思路

[0004]本文中公开了3D存储器件及其制造方法的实施例。
[0005]在一个示例中，一种3D存储器件包括衬底和沟道结构，所述沟道结构在所述衬底之上垂直地延伸，并且具有在平面图中包括多个花瓣的梅花形状。所述沟道结构包括，在所述多个花瓣中的每个花瓣中的电荷捕获层、隧穿层、半导体沟道和沟道插塞，其中，所述沟道插塞位于所述电荷捕获层、所述隧穿层和所述半导体沟道之上并且与之接触。
[0006]在另一个示例中，一种3D存储器件包括本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种三维(3D)存储器件，包括：衬底；以及沟道结构，其在所述衬底之上垂直地延伸，并且具有在平面图中包括多个花瓣的梅花形状，其中，所述沟道结构包括，在所述多个花瓣中的每个花瓣中的电荷捕获层、隧穿层、半导体沟道和沟道插塞，所述沟道插塞位于所述电荷捕获层、所述隧穿层和所述半导体沟道之上并且与之接触。2.根据权利要求1所述的3D存储器件，其中，所述多个电荷捕获层是彼此分离的，所述多个隧穿层是彼此分离的，所述多个半导体沟道是彼此分离的，并且所述多个沟道插塞是彼此分离的。3.根据权利要求1或2所述的3D存储器件，其中，所述花瓣的数量大于2。4.根据权利要求1
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3中的任一项所述的3D存储器件，其中，所述多个半导体沟道中的每个半导体沟道、所述多个电荷捕获层中的每个电荷捕获层和所述多个隧穿层中的每个隧穿层的厚度在所述平面图中是标称上均匀的。5.根据权利要求1
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4中的任一项所述的3D存储器件，其中，所述沟道结构还包括阻隔层，所述阻隔层是遵循所述沟道结构的所述梅花形状的连续层。6.根据权利要求5所述的3D存储器件，其中，所述阻隔层、所述电荷捕获层、所述隧穿层和所述半导体沟道在所述平面图中是从外到内按照该次序设置的。7.根据权利要求5或6所述的3D存储器件，其中，所述阻隔层的厚度在所述平面图中是标称上均匀的。8.根据权利要求1
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7中的任一项所述的3D存储器件，其中，在所述多个花瓣中的每个花瓣中：所述沟道结构还包括花瓣封盖层；并且所述花瓣封盖层的顶表面是与所述沟道插塞的顶表面共面的。9.根据权利要求8所述的3D存储器件，其中，所述多个花瓣封盖层中的每个花瓣封盖层的厚度在所述平面图中是非均匀的。10.根据权利要求8或9所述的3D存储器件，还包括填充所述沟道结构的剩余空间的核心封盖层，其中，所述核心封盖层在所述多个半导体沟道中的相邻的半导体沟道、所述多个隧穿层中的相邻的隧穿层和所述多个电荷捕获层中的相邻的电荷捕获层之间延伸。11.根据权利要求10所述的3D存储器件，其中，所述花瓣封盖层和所述核心封盖层包括不同的电介质材料。12.根据权利要求11所述的3D存储器件，其中，所述阻隔层、所述电荷捕获层、所述隧穿层、所述半导体沟道、所述花瓣封盖层和所述核心封盖层分别包括氧化硅、氮化硅、氧化硅、多晶硅、氮化硅和氧化硅。13.根据权利要求1
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12中的任一项所述的3D存储器件，其中：所述多个半导体沟道中的每个半导体沟道在横向上被设置在位于所述花瓣中的相应花瓣的顶点处的所述多个隧穿层中的相应隧穿层的上方；并且所述多个隧穿层中的每个隧穿层在横向上被设置在位于所述花瓣中的相应花瓣的顶点处的所述多个电荷捕获层中的相应电荷捕获层的上方。
14.根据权利要求1
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13中的任一项所述的3D存储器件，其中，所述半导体沟道和所述沟道插塞包括相同的半导体材料。15.一种三维(3D)存储器件，包括：在平面图中遵循梅花形状的连续阻隔层；各自在横向上被设置在位于所述梅花形状的花瓣的相应顶点处的所述连续阻隔层的部分的上方的多个分离的电荷捕获层；各自在横向上被设置在位于所述梅花形状的所述花瓣的所述相应顶点处的多个分离的电荷捕获层中的相应电荷捕获层的上方的多个分离的隧穿层；以及各自在横向上被设置在位于所述梅花形状的所述花瓣的所述相应顶点处的多个分离的隧穿层中的相应隧穿层的上方的多个分离的半导体沟道。16.根据权利要求15所述的3D存储器件，还包括：多个分离的沟道插塞，所述沟道插塞中的每个沟道插塞位于所述多个分离的电荷捕获层中的相应电荷捕获层、所述多个隧穿层中的相应隧穿层和所述多个半导体沟道中的相应半导体沟道之上并且与之接触。17.根据权利要求15或16所述的3D存储器件，其中，所述花瓣的数量大于2。18.根据权利要求15
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17中的任一项所述的3D存储器件，其中，所述多个电荷捕获层是彼此分离的，所述多个隧穿层是彼此分离的，所述多个半导体沟道是彼此分离的，并且所述多个沟道插塞是彼此分离的。19.根据权利要求15
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18中的任一项所述的3D存储器件，其中，所述多个半导体沟道中的每个半导体沟道、所述多个电荷捕获层中的每个电荷捕获层和所述多个隧穿层中的每个隧穿层的厚度在所述平面图中是标称上均匀的。20.根据权利要求15
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19中的任一项所述的3D存储器件，其中，所述阻隔层、所述电荷捕获层、所述隧穿层和所述半导体沟道在所述平面图中是从外到内按照该次序设置的。21.根据权利要求20所述的3D存储器件，其中，所述阻隔层的厚度在所述平面图中是标称上均匀的。22.根据权利要求15
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21中的任一项所述的3D存储器件，还包括：位于所述梅花形状的多个花瓣中的每个花瓣中的花瓣封盖层，所述花瓣封盖层的顶表面是与相应沟道插塞的顶表面共面的，并且，所述沟道插塞在横向上是与相应半导体沟道、相应隧穿层和相应电荷捕获层对齐的。23.根据权利要求22所述的3D存储器件，其中，所述多个花瓣封盖层中的每个花瓣封盖层的厚度在所述平面图中是非均匀的。24.根据权利要求15
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23中的任一项所述的3D存储器件，还包括填充所述梅花形状的剩余空间的核心封盖层，其中，所述核心封盖层在所述多个半导体沟道中的相邻的半导体沟道、所述多个隧穿层中的相邻的隧穿层和所述多个电荷捕获层中的相邻的电荷捕获层之间延伸。25.根据权利要求24所述的3D存储器件，其中，所述花瓣封盖层和所述核心封盖层包括不同的电介质材料。26.根据权利要求25所述的3D存储器件，其中，所述阻隔层、所述电荷捕获层、所述隧穿层、所述半导...

【专利技术属性】
技术研发人员：高庭庭，薛磊，刘小欣，耿万波，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：