【技术实现步骤摘要】
【国外来华专利技术】半导体器件制作
[0001]本申请描述了总体上涉及半导体存储器件以及形成半导体存储器件的制作工艺的实施例。
技术介绍
[0002]半导体制造商开发出了垂直器件技术，例如，三维(3D)NAND闪存存储技术等，从而在不需要更小的存储单元的情况下实现更高的数据存储密度。在一些示例中，一种3D NAND存储器件包括核心区和阶梯区。核心区包括由交替的栅极层和绝缘层构成的堆叠体。由交替的栅极层和绝缘层构成的该堆叠体用于形成垂直堆叠的存储单元。阶梯区包括呈现台阶阶梯形式的相应栅极层，从而有助于形成与相应栅极层的触点。这些触点用于将驱动电路连接至相应栅极层，以控制堆叠的存储单元。
技术实现思路
[0003]本公开的各个方面提供了用于制作半导体器件的方法。在一些示例中，一种用于制作半导体器件的方法包括形成具有第一区域和第二区域的层堆叠体。所述层堆叠体包括至少第一层。之后，该方法在第一区域中，在层堆叠体上形成硬掩模层。之后，该方法包括在半导体器件的第二区域中将层堆叠体图案化。在第二区域中对层堆叠体的图案化去除掉层堆叠体在第二区域...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种用于制作半导体器件的方法，包括：形成具有第一区域和第二区域的层堆叠体，所述层堆叠体包括至少第一层；在所述半导体层的所述第一区域中，在所述层堆叠体上形成硬掩模层；在所述半导体器件的所述第二区域中将所述层堆叠体图案化，在所述第二区域中对所述层堆叠体的所述图案化去除掉所述层堆叠体在所述第二区域中的部分，并且暴露出所述层堆叠体的侧面；利用第二层覆盖至少所述层堆叠体的所述侧面，所述第二层具有低于所述第一层的去除速率；以及去除所述硬掩模层。2.根据权利要求1所述的方法，其中，所述第一层包括牺牲层并且所述第二层包括绝缘层。3.根据权利要求1所述的方法，其中，所述硬掩模层是至少通过包括磷酸的湿法蚀刻剂去除的。4.根据权利要求1所述的方法，其中，所述硬掩模层至少包括Ta2O5、SrTiO3、Al2O3、TiN、W或多晶硅中的至少一者。5.根据权利要求1所述的方法，其中，所述层堆叠体包括具有交替地堆叠的牺牲层和绝缘层的堆叠体，并且所述牺牲层包括所述第一层。6.根据权利要求5所述的方法，其中，将所述半导体器件的所述第二区域中的所述层堆叠体图案化进一步包括：在所述第二区域中，在具有交替地堆叠的牺牲层和绝缘层的所述堆叠体中形成台阶阶梯，所述台阶阶梯的侧面暴露出所述牺牲层。7.根据权利要求6所述的方法，其中，利用所述第二层覆盖至少所述层堆叠体的所述侧面，所述第二层具有低于所述第一层的所述去除速率，进一步包括：在所述第一区域和所述第二区域中沉积所述第二层，所述第二层对所述第二区域过填充。8.根据权利要求7所述的方法，其中，沉积所述第二层进一步包括：使用四乙氧基硅烷(TEOS)沉积氧化硅。9.根据权利要求7所述的方法，进一步包括：去除所述第一区域中的处于所述硬掩模层上的所述第二层。10.根据权利要求9所述的方法，进一步包括：执行化学机械研磨(CMP)工艺，所述CMP工艺将所述第二区域中的所述第二层平坦化到与所述第一区域中的所述硬掩模层的层级。11.根据权利要求10所述的方法，其中，所述CMP工艺停止在所述硬掩模层上。12.根据权利要求6所述的方法，其中，利用所述第二层覆盖至少所述层堆叠体的所述侧面，所述第二层具有低于所述第一层的所述去除速率，进一步包括：在所述第一区域和所述第二区域中沉积所述第二层，所述第二层覆盖在所述台阶阶梯的所述侧面处暴露的所述牺牲层；以及去除所述第一区域中的处于所述硬掩模层上的所述第二层。13.根据权利要求12所述的方法，其中，在所述第一区域和所述第二区域中沉积所述第
二层进一步包括：使用原子层沉积(ALD)来沉积氧化硅层。14.根据权利要求12所述的方法，其中，去除所述第一区域中的处于所述硬掩模层上的所述第二层进一步包括：使用各向异性蚀刻来蚀刻所述第二层，所述各向异性蚀刻在垂...
【专利技术属性】
技术研发人员：袁彬，杨竹，王香凝，左晨，耿静静，郭振，许宗珂，张强威，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：
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