【技术实现步骤摘要】
包括外延区的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2019年11月19日在韩国知识产权局递交的韩国 专利申请No.10-2019-0148399的优先权，其全部公开内容通过引用合 并于此。
[0003]本专利技术构思涉及一种半导体器件，更具体地，涉及一种包括外延 区的半导体器件及其形成方法。
技术介绍
[0004]随着对半导体器件的高性能、高速度和/或多功能化的需求增加， 这种半导体器件的集成度也增加。由于半导体器件的更高集成度的趋 势，因此已经减小了平面金属氧化物半导体场效应晶体管(MOSFET) 的尺寸。为了克服由于MOSFET尺寸的减小而引起的操作特性的限制， 正在努力开发包括具有三维结构的沟道的MOSFET。
技术实现思路
[0005]本专利技术构思的一个方面旨在提供一种能够提高集成度的半导体 器件。
[0006]本专利技术构思的一个方面旨在提供具有改进性能的半导体器件。
[0007]本专利技术构思的一个方面旨在提供一种具有改进的半导体器件...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，包括：隔离层，限定半导体衬底上的第一有源区；所述隔离层上的层间绝缘层；所述第一有源区上的沟道区；源极/漏极区，在所述第一有源区上，在第一水平方向上邻近所述沟道区；栅极结构，在所述沟道区上，与所述沟道区交叠并且在与所述第一水平方向垂直的第二水平方向上纵向延伸；所述源极/漏极区上的接触结构；所述接触结构和所述栅极结构之间的栅极间隔物；以及接触间隔物，设置在所述接触结构和所述栅极间隔物之间，并且设置在所述接触结构和所述层间绝缘层之间，其中，所述接触间隔物的下端和所述栅极间隔物的下端设置在不同的高度水平处，其中，所述接触结构包括金属半导体复合层、以及所述金属半导体复合层上的接触塞，其中，所述源极/漏极区包括：具有凹陷表面的第一外延区，以及在所述第一外延区的所述凹陷表面上的第二外延区，其中，所述第二外延区的上表面与所述金属半导体复合层接触，其中，所述第二外延区包括：延伸部，在所述第一水平方向上从在竖直方向与所述接触结构交叠的部分纵向延伸到在所述竖直方向上与所述接触间隔物交叠的部分，并且其中，所述竖直方向与所述半导体衬底的上表面垂直。2.根据权利要求1所述的半导体器件，其中，所述源极/漏极区还包括基外延区，其中，所述源极/漏极区具有P型导电性，其中，所述第一外延区设置在所述基外延区上，其中，所述基外延区和所述第一外延区包括硅Si元素和锗Ge元素，并且其中，所述第一外延区中的Ge元素的浓度高于所述基外延区中的Ge元素的浓度。3.根据权利要求2所述的半导体器件，其中，所述第二外延区包括Ge元素，所述Ge元素的浓度比所述第一外延区中的Ge元素的浓度高。4.根据权利要求2所述的半导体器件，其中，所述第一外延区还包括与所述栅极间隔物的下表面接触的上端。5.根据权利要求2所述的半导体器件，其中，所述第二外延区的所述延伸部与所述基外延区间隔开。6.根据权利要求2所述的半导体器件，其中，所述第二外延区的所述延伸部与所述基外延区接触。7.根据权利要求1所述的半导体器件，其中，所述接触间隔物的下端在比所述栅极间隔物的下端低的高度水平处。8.根据权利要求1所述的半导体器件，其中，所述第一外延区被所述第二外延区的所述延伸部划分成第一下外延区和第一上外延区。9.根据权利要求1所述的半导体器件，其中，所述第二外延区的所述延伸部在所述竖直方向上与所述栅极间隔物交叠。
10.根据权利要求1所述的半导体器件，其中，所述接触结构的下表面设置在比所述栅极间隔物的下端低的高度水平处。11.根据权利要求1所述的半导体器件，其中，所述接触结构的下表面设置在比所述栅极间隔物的下端高的高度水平处。12.根据权利要求1所述的半导体器件，其中，所述第一外延区的上表面设置在比所述第二外延区的上表面低的高度水平处。13.根据权利要求1所述的半导体器件，其中，所述接触结构包括：具有第一宽度的下部区；中间区，在所述下部区上并且具有比所述第一宽度小的第二宽度；以及上部区，在所述中间区上并且具有比所述第二宽度宽的第三宽度。14.根据权利要求1所述的半导体器件，其中，所述沟道区在所述竖直方向上从所述第一...
【专利技术属性】
技术研发人员：金傔，金东宇，李智惠，金真范，李商文，李承勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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