仲裁电路和数据处理系统技术方案

一种仲裁电路，用于仲裁从通过共享总线连接的多个总线主控器提出的总线访问请求，包括：　　　　接收分别从所述多个总线主控器输出的多条优先权信息的优先权检查块，用于比较所述优先权信息条并指定有最高优先权的主控器以输出检查结果；以及　　　　循环法块，　　　　所述循环法块包括，　　　　循环法控制单元，用于通过循环法算法来确定来自所述多个总线主控器的总线访问请求的优先权顺序，　　　　循环法屏蔽单元，用于用屏蔽数据来屏蔽所述检查结果的数据以输出经屏蔽的检查结果，所述屏蔽数据是在所述优先权顺序的基础上被产生的，以及　　　　最终选择单元，用于选择总线访问请求应在所述经屏蔽的检查结果和所述检查结果的基础上被接受的总线主控器。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及仲裁电路，其用于在具有通过共享总线连接的多个总线主控器的数据处理系统中在总线访问请求中进行仲裁，更具体而言，涉及一种在多个处理器通过共享总线连接的多处理器中使用的仲裁电路。
技术介绍
当多个I/O模块共享公用总线时，一种被称为“循环法(roundrobin)”的方法被用于仲裁从I/O模块进行的总线访问。循环法控制将最低访问优先权指定给被许可总线访问的I/O模块以使I/O模块具有用于总线访问的相等机会。对于使用循环法控制的常规技术，日本专利申请公开No.10-91577(1998)的3到11列、附图说明图1到3(专利文档1)公开了组合优先权控制和循环法控制的方案，其中依照I/O模块的重要性水平来允许访问。日本专利申请公开No.4-328665(1992)4到6页、图1到3(专利文档2)亦公开了优先权控制和循环法控制的组合，其中每个处理器都被提供了两种优先权，并且依照这两种优先权的组合来确定最高优先权处理器。此外，日本专利申请公开No.1-197865(1989)3到5页、图1到6(专利文档3)公开了一种技术，在其中当从有低优先权的模块进行的总线访问被拒绝时，如果该模块有预定的时间段或更长时间没有被给予访问，则该时间被测量以优先许可该模块的总线访问。普通的循环法控制方案按顺序接受来自I/O模块的任何请求，而不考虑请求的内容，亦不在用于系统运行的重要请求和可被废弃的请求如指令预取请求(数据的预读取)之间进行区分。另一方面，专利文档1到3公开了结合亦考虑优先权的控制方案的实例。然而，这些技术可能不能提供公平的总线访问，因为有低优先权的I/O模块可能维持不被给予总线访问的任何机会。专利技术概述本专利技术的目的是提供一种可确保公平总线访问的仲裁电路和数据处理系统。本专利技术的第一方面想要的是一种仲裁电路，用于仲裁从通过共享总线连接的多个总线主控器提出的总线访问请求。该仲裁电路包括优先权检查块和循环法块。优先权检查块接收分别从多个总线主控器输出的多条优先权信息，并且比较优先权信息条并指定有最高优先权的主控器以输出检查结果。循环法块包括循环法控制单元，用于通过循环法控制来确定来自多个总线主控器的总线访问请求的优先权顺序；循环法屏蔽单元，用于用屏蔽数据来屏蔽检查结果的数据以输出经屏蔽的检查结果，所述屏蔽数据是在优先权顺序的基础上产生的，并且剩下至少关于最高优先权主控器的数据不被屏蔽；以及最终选择单元，用于选择总线主控器，它的访问请求应在经屏蔽的检查结果和检查结果的基础上被接受。以上所示的仲裁电路包括优先权检查块和循环法块，由此组合了优先权仲裁和循环法仲裁。这样，在优先向提出高优先权总线访问请求的总线主控器给予总线访问权利的同时，仲裁电路用在循环法顺序的基础上产生的屏蔽数据来屏蔽检查结果数据以使至少关于最高优先权总线主控器的数据被保持未屏蔽，并且提供经屏蔽的检查结果。由此使一些优先权信息无效并减小或消除该优先权信息的影响，并且提供了确保总线访问公平性的仲裁。本专利技术的第二方面想要的是一种数据处理系统，其具有接收分别从通过共享总线连接的多个总线主控器输出的多条优先权信息以仲裁总线访问请求的仲裁电路。在该数据处理系统中，多个总线主控器每个都包括用于产生优先权信息的优先权产生电路，并且当来自对应总线主控器的总线访问请求不被接受时，每个优先权产生电路都提高优先权信息的水平。依照该数据处理系统，当来自总线主控器的总线访问请求未被接受时，那个总线主控器中的优先权产生电路提高优先权信息的水平。被拒绝的总线主控器的优先权由此被提高以使来自有低优先权的总线主控器的请求将不维持不被接受。这允许了更公平的仲裁并确保了更公平的总线访问。本专利技术的第三方面想要的是一种数据处理系统，其具有接收分别从通过共享总线连接的多个总线主控器输出的多条优先权信息以仲裁总线访问请求的仲裁电路。在该数据处理系统中，多个总线主控器每个都包括用于产生优先权信息的优先权产生电路，并且当总线主控器的工作频率已被改变时，对应的优先权产生电路输出分别对应于多个工作频率的优先权信息条之一。依照该数据处理系统，当总线主控器的工作频率已被改变时，优先权产生电路输出优先权预定信息条的对应的一个。与该总线主控器的工作频率一致的最适合的优先权信息可由此被获得。本专利技术的第四方面想要的是一种数据处理系统，其具有接收分别从通过共享总线连接的多个总线主控器输出的多条优先权信息以仲裁总线访问请求的仲裁电路。在该数据处理系统中，多个总线主控器每个都包括用于产生优先权信息的优先权产生电路，并且当总线主控器的状况已被改变时，对应的优先权产生电路输出优先权预定信息条之依照该数据处理系统，当总线主控器的状况已被改变时，优先权产生电路输出分别对应于多个状况的优先权信息条中对应的一条优先权信息。与该总线主控器的状况一致的最适合的优先权信息可由此被获得。当结合所附的附图时，从对本专利技术的以下详述来看，本专利技术的这些和其它目的、特点、方面和优点将变得更为明显。附图简述图1是示出依照本专利技术的数据处理系统的总配置的方块图；图2是示出处理器中配置的方块图；图3是示出处理器中配置的方块图；图4是示出本专利技术仲裁电路的配置的方块图；图5是示出本专利技术仲裁电路中优先权检查块的配置的图；图6是示出本专利技术仲裁电路中循环法块的配置的图；图7是被用于描述本专利技术仲裁电路的工作的时序图；图8是示出本专利技术数据处理系统中的优先权产生电路的配置的方块图；图9是被用于描述本专利技术数据处理系统中的优先权产生电路的工作的时序图； 图10是示出本专利技术数据处理系统中的优先权产生电路的修改的配置的方块图；图11是示出本专利技术数据处理系统中的优先权产生电路的修改的配置的方块图；以及图12是示出本专利技术数据处理系统中的优先权产生电路的修改的配置的方块图。优选实施例描述<整个系统的配置> 计算机系统包括通过共享总线互连的多个总线主控器，包括用作总线主控器的CPU。具体而言，最近开发的多处理器具有通过共享总线连接的多个处理器或多个总线主控器。在具有多个总线主控器的这种系统中，用于仲裁总线访问请求的仲裁电路扮演了重要角色。首先，参考图1，描述应用本专利技术的仲裁电路的示例数据处理系统的总体配置。图1中所示的数据处理系统具有作为总线主控器的四个处理器P0、P1、P2和P3，其中每个处理器通过共享的单个总线SB连接于被访问的部件TG(以下被称为目标)，如存储器。处理器P0到P3分别输出请求RQ0、RQ1、RQ2和RQ3，并且总线访问请求RQ0到RQ3被发送给仲裁电路1。处理器P0到P3亦提供优先权信息PR0、PR1、PR2和PR3的输出，其亦被发送给仲裁电路1。当来自处理器的总线访问请求被阻塞时，仲裁电路1依照组合基于循环法控制的优先权顺序和基于来自处理器的优先权信息PR0到PR3的优先权顺序的方案来执行仲裁过程。仲裁电路然后输出处理器选择信号SE以允许处理器使用总线。然后来自被允许使用总线的处理器的请求作为目标访问请求TAC从仲裁电路1被发送到目标TG，然后它在目标中被处理。处理结果被发送回处理器。本专利技术被应用于仲裁电路1以确保公平的总线访问。<A.第一优选实施例> 上述仲裁电路1的配置和工作现在被描述为本发本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：高田由香里，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：