用于将处理器连接至总线的装置和方法制造方法及图纸

用于将处理器连接至总线的装置和方法。所述装置包括多路复用器，其中当接收来自所述处理器的表示连接至与所述处理器同步的同步数据总线的第一存储器的地址的地址信息时，接收来自所述处理器的第一数据，并将所接收的第一数据通过所述同步数据总线传送至所述第一存储器，或通过所述同步数据总线接收来自第一存储器的第二数据，并将所接收的第二数据传送至所述处理器，以及如果接收来自所述处理器的表示连接至与所述处理器不同步的异步数据总线的第二存储器的地址的地址信息，接收来自所述处理器的第三数据，将所述第三数据传送至缓冲区，或接收来自所述缓冲区的第四数据，并将所述第四数据传送至所述处理器。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
图1是相关技术双总线路径(dual bus path)系统的结构的方框图。所述相关技术双总线路径系统包括第一存储器11，输入装置12，处理器13，总线控制装置14，第二存储器15以及输出装置16。所述第一存储器11是处理器13使用的用于操作的空间，所述第二存储器15是存储显示数据的空间。所述第一存储器11和第二存储器12连接至不同的总线。如果显示数据的数目大且仅存在一条总线，则该总线很容易达到传输容量的极限。因此，存在一条专门用于传送显示数据的附加总线。目前，由于显示屏幕尺寸的增大和图象质量的提高，所以在显示装置中所需要的数据的数目也相应增长，甚至相关技术中用于显示的专用总线更容易达到传输容量的极限。提高总线的速度可以解决上述问题。然而，由于处理器时钟的关系，在速度的提高中存在极限，而且速度的提高增加了功率的消耗。此外，还需要设计其他外设，以使其能够在已提高的速度下运行。
技术实现思路
本专利技术提供一种通过与处理器同步的同步总线传送数据，且通过与所述处理器不同步的异步总线传送显示数据的装置及方法。根据本专利技术的一方面，提供处理器总线连接装置，该装置包括多路复用器，当接收来自所述处理器的、表示连接至与所述处理器同步的同步数据总线的第一存储器的地址的地址信息时，该多路复用器接收来自所述处理器的第一数据，并将所接收的第一数据通过所述同步数据总线传送至所述第一存储器，或通过所述同步数据总线接收来自第一存储器的第二数据，并将所接收的第二数据传送至所述处理器；以及当接收来自所述处理器的、表示连接至与所述处理器不同步的异步数据总线的第二存储器的地址的地址信息时，该多路复用器接收来自所述处理器的第三数据，并将所述第三数据传送至缓冲区，或接收来自所述缓冲区的第四数据，并将所述第四数据传送至所述处理器。所述装置还包括缓冲区，所述缓冲区接收来自所述多路复用器的第三数据，存储所述第三数据，并将所存储的第三数据通过所述异步数据总线传送至所述第二存储器，或通过所述异步数据总线接收来自第二存储器的第四数据，存储所述第四数据，并将所存储的第四数据传送至所述多路复用器。根据本专利技术的另一方面，提供多路复用装置，该装置包括同步数据总线写单元，当表示连接至与处理器同步的同步数据总线的第一存储器的地址的地址信息由所述处理器提供，且表示向第一存储器中写入的请求的控制信息由所述处理器提供时，该同步数据总线写单元接收来自所述处理器的第一数据，并通过所述同步数据总线将所接收的第一数据传送至所述第一存储器；同步数据总线读单元，当表示第一存储器的地址的地址信息由所述处理器提供，且表示从第一存储器中读取的请求的控制信息由所述处理器提供时，该同步总线写单元通过所述同步数据总线接收来自所述第一存储器的第二数据，并将所接收的数据传送至所述处理器。该装置还包括缓冲区写单元，当表示连接至与处理器不同步的异步数据总线的第二存储器的地址的地址信息由所述处理器提供，且表示向第二存储器中写入的请求的控制信息由所述处理器提供时，该缓冲区写单元接收来自所述处理器的第三数据，并将所接收的第三数据传送至与所述异步数据总线连接的缓冲区；以及缓冲区读单元，当表示第二存储器的地址的地址信息由所述处理器提供，且表示从第二存储器中读取的请求的控制信息由所述处理器提供时，该缓冲区读单元接收来自所述缓冲区的第四数据，并将所接收的第四数据传送至所述处理器。根据本专利技术的再一方面，提供缓冲装置，该装置包括异步数据总线写单元，当表示向连接至与处理器不同步的异步数据总线的缓冲区中写入的请求的控制信息，由连接至所述处理器的多路复用器提供时，该异步数据总线写单元接收来自所述多路复用器的第三数据，存储该数据，并将所存储的第三数据通过所述异步数据总线传送至第二存储器；以及异步数据总线读单元，当表示从所述缓冲区中读取的请求的控制信息由所述多路复用器提供时，该异步数据总线读单元通过所述异步数据总线接收来自所述第二存储器的第四数据，存储该数据，并将所存储的第四数据传送至所述多路复用器。根据本专利技术的又一方面，提供同步总线和异步总线路径系统，包括处理器，该处理器从由处理器总线连接装置传送的输入数据中产生第一数据和第三数据，并将所产生的数据传送至所述处理器总线连接装置，或从第二数据或第四数据中产生输出数据，并将所产生的输出数据传送至所述处理器总线连接装置；以及所述处理器总线连接装置，该处理器总线连接装置通过同步总线接收来自输入装置的输入数据，并将所接收的输入数据传送至所述处理器，或接收来自所述处理器的第一数据，并通过所述同步数据总线将所接收的第一数据传送至所述第一存储器，或通过所述同步数据总线接收来自所述第一存储器的第二数据，并将所接收的第二数据传送至所述处理器，或接收来自所述处理器的第三数据，存储该数据，并通过所述异步总线将所存储的第三数据传送至第二存储器，或通过所述异步总线接收来自所述第二存储器的第四数据，存储该数据，并将所存储的第四数据传送至所述处理器，或接收来自所述处理器的输出数据，存储该数据，并通过所述异步数据总线将所存储的输出数据传送至输出装置。根据本专利技术的更深一方面，提供处理器总线连接方法，包括(a)当接收来自所述处理器的、表示连接至与所述处理器同步的同步数据总线的第一存储器的地址的地址信息时，接收来自所述处理器的第一数据，并将所接收的第一数据通过所述同步数据总线传送至所述第一存储器，或通过所述同步数据总线接收来自第一存储器的第二数据，并将所接收的第二数据传送至所述处理器；以及(b)当接收来自所述处理器的、表示连接至与所述处理器不同步的异步数据总线的第二存储器的地址的地址信息时，接收来自所述处理器的第三数据，传送所述第三数据，存储所传送的第三数据，并将所存储的第三数据通过所述异步数据总线传送至所述第二存储器，或通过所述异步数据总线接收来自第二存储器的第四数据，存储所述第四数据，传送所存储的第四数据，接收所传送的第四数据，并将所接收的第四数据传送至所述处理器。根据本专利技术附加的一方面，提供多路复用方法，包括(a)当表示连接至与所述处理器同步的同步数据总线的第一存储器的地址的地址信息由所述处理器提供，且表示向第一存储器中写入的请求的控制信息由所述处理器提供时，接收来自所述处理器的第一数据，并将所接收的第一数据通过所述同步数据总线传送至所述第一存储器；(b)当表示第一存储器的地址的地址信息由所述处理器提供，且表示从第一存储器中读取的请求的控制信息由所述处理器提供时，通过所述同步数据总线接收来自所述第一存储器的第二数据，并将所接收的数据传送至所述处理器；(c)当表示连接至与所述处理器不同步的异步数据总线的第二存储器的地址的地址信息由所述处理器提供，且表示向第二存储器中写入的请求的控制信息由所述处理器提供时，接收来自所述处理器的第三数据，并将所接收的第三数据传送至与所述异步数据总线相连接的缓冲区；以及(d)当表示第二存储器的地址的地址信息由所述处理器提供，且表示从第二存储器中读取的请求的控制信息由所述处理器提供时，接收来自所述缓冲区的第四数据，并将所接收的第四数据传送至所述处理器。根据本专利技术的另一方面，提供缓冲方法，包括(a)当表示向连接至与所述处理器不同步的异步数据总线的缓冲区中写入的请本文档来自技高网...

【技术保护点】
一种缓冲装置，包括：　　　　异步数据总线写单元，当表示向连接至与处理器不同步的异步数据总线的缓冲区中写入的请求的控制信息由连接至所述处理器的多路复用器提供时，接收来自所述多路复用器的第三数据，存储所述第三数据，并将所存储的第三数据通过所述异步数据总线，传送至第二存储器；以及　　　　异步数据总线读单元，当表示从所述缓冲区中读取的请求的控制信息由所述多路复用器提供时，通过所述异步数据总线接收来自所述第二存储器的第四数据，存储所述第四数据，并将所存储的第四数据传送至所述多路复用器。

【技术特征摘要】
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【专利技术属性】
技术研发人员：崔成圭，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]