数据撷取方法及系统技术方案

一种数据撷取方法，适用于一数据撷取系统含有一处理器、一北桥芯片、一ＰＣＩ－Ｅｘｐｒｅｓｓ的端点装置（ｅｎｄｐｏｉｎｔ　　ｄｅｖｉｃｅ）、直接内存存取缓冲区（ＤＭＡ　　ｂｕｆｆｅｒ）以及一高速缓存用以存放数据，包括部分地回写及无效化（ｐａｒｔｉａｌ　　ｗｒｉｔｅ　　ｂａｃｋ　　ａｎｄ　　ｉｎｖａｌ　　ｉｄａｔｅ）高速缓存，其中高速缓存中被回写的数据存放至直接内存存取缓冲区；指示ＰＣＩ－Ｅｘｐｒｅｓｓ的端点装置使用一非监看处理技术（ｎｏｎ－ｓｎｏｏｐ　　ｔｒａｎｓａｃｔｉｏｎ），来读取直接内存存取缓冲区的数据；以及当北桥芯片接收到一非监看读取要求时，不监看处理器，而直接撷取直接内存存取缓冲区中的数据。

【技术实现步骤摘要】

本专利技术涉及一种资料撷取方法，特别是涉及一种支持非监看(non-snoop)处理技术的数据传输方法。
技术介绍
一般来说，现在的计算机系统均具有一个或多个处理器单元，并且每一个处理器都会具有专属的高速缓存。高速缓存为一个小型、速度快、昂贵、零等待状态的内存，用来存放经常使用到的程序代码及数据。此外，高速缓存介接于相关的处理器与系统总线之间，用来桥接快速的处理器周期时间与慢速的内存存取时间。由于先进电子产品，对速度及频宽上的需求，一种非监看处理技术(non-snoop transaction)被提出，用以使北桥芯片，不须监看(snoop)处理器，而读取或写入主存储器的直接内存存取(direct memory access，DMA)缓冲器。非监看处理技术具有两大优点，处理器总线(CPU bus)可以让其它主控器使用，以及存取延迟(access latency)是可以被预期的。举例来说，在读取数据时，应用非监看处理技术的主控器，永远都是由主存储器(DRAM)读取数据，所以可预期为读取DRAM的延迟(read-DRAM-latency)。但使用监看处理技术(snoop transaction)的主控器，就有可能是读取DRAM的延迟(read-DRAM-latency)或是监视CPU的延迟(snoop-CPU-latency)。在写入数据时，应用非监看处理技术的主控器，都是将数据写入主存储器，例如通过回写(post write)技术。但使用监看处理技术的主控器，假如监视的结果为数据覆写(hit dirty)，于是要等待CPUwrite back高速缓存，并且与北桥芯片的数据整合之后，再写入到主存储器。若监视的结果并非数据覆写(not hit dirty)，当监看完成后，接着进行数据回写(post write)。传统上有数种方法，通过非监看处理技术(non-snoop transaction)用以使北桥芯片，不须监看(snoop)处理器(CPU)，而读取或写入主存储器的DMA缓冲器。然而，传统方法不是效能不佳，就是会有高速缓存数据一致性的问题(cache coherency issue)。
技术实现思路
有鉴于此，本专利技术的首要目的，在于改进非监视处理中的及时效能(realtime performance)，同时维持高速缓存数据一致性。为实现本专利技术的上述目的，本专利技术提供一种数据撷取方法，适用于一数据撷取系统含有一处理器、一北桥芯片、一PCI-Express的端点装置(endpoint device)、直接内存存取缓冲区(DMA buffer)以及一高速缓存用以存放数据，包括部分地回写及无效化(partial write back and invalidate)高速缓存，其中高速缓存中被回写的数据存放至直接内存存取缓冲区；指示PCI express的端点装置使用一非监看处理技术(non-snoop transaction)，来读取直接内存存取缓冲区的数据；以及当北桥芯片接收到一非监看读取要求时，不监看处理器，而直接撷取直接内存存取缓冲区中的数据。为实现本专利技术的上述目的，本专利技术还提供一种数据撷取系统，包括一PCI-Express的端点装置；一北桥芯片，耦接PCI-Express的端点装置；一主存储器，耦接上述北桥芯片，具有至少一直接内存存取缓冲区；一高速缓存，用以储存数据；以及一处理器，程序化以将高速缓存中的部分数据，回写至直接内存存取缓冲区中，且无效化高速缓存中的上述部分数据，并指示PCI express的端点装置使用一非监看处理技术，来读取直接内存存取缓冲区的数据，使得北桥芯片接收到一非监看读取要求时，不须监看处理器，直接撷取直接内存存取缓冲区中的数据。为实现本专利技术的上述目的，本专利技术还提供一种数据撷取系统，包括一高速缓存，用以储存数据；一处理器，耦接高速缓存；一PCI-Express的端点装置；一主存储器，具有至少一直接内存存取缓冲区；以及一北桥芯片，耦接PCI-Express的端点装置，用以致使处理器将高速缓存中的部分数据，回写至直接内存存取缓冲区中，且无效化高速缓存中的上述部分数据，并指示PCI-Express的端点装置使用一非监看处理技术，来读取直接内存存取缓冲区的数据，使得北桥芯片接收到一非监看读取要求时，不须监看处理器，直接撷取直接内存存取缓冲区中的数据。为了使本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。附图说明图1为本专利技术的数据撷取系统的示意图。图2为本专利技术的数据撷取方法的流程图。附图符号说明10处理器；12高速缓存；13系统总线； 14北桥芯片；15内存总线； 16主存储器；18直接内存存取缓冲区；21PCI-Express link；20PCI-Express的端点装置。具体实施例方式一般来说，当一处理器发出一读取要求，并且所要求的数据存在于其高速缓存中时，即发生一快取读取成功(cache read hit)，微处理器可以不须存取主存储器，而由高速缓存中得到数据。若所要求的数据不存在于其高速缓存中时，即发生一快取读取失败(cache read miss)，并且内存要求会被转发至系统，如同高速缓存不存在一样，当作由主存储器中撷取数据。在快取读取失败(cache read miss)发生时，由主存储器中撷取到的数据，由于统计上该笔数据会被处理器再存取的可能性，所以亦会被写入高速缓存中。同样地，当一处理器发出一写入要求时，(在一回写式高速缓存中时)写入的数据会被写入高速缓存中，而不须在系统总线上存取主存储器。这将可以增加处理器的效能且减少系统总线的使用，提供其它处理器及总线主控器更多的频宽。一个有效率的高速缓存系统会具有高成功率(hit rate)，也就是在整个内存存取过程中，快取成功的比率高。当一快取系统具有高成功率，大部分的存取皆可作为零等待的服务。因此，远离于其区域性内存(local memory)操作的一处理器，会具有很低的“总线使用(bus utilization)”，这将会减少总线被处理器占用，使用其它总线主控器具有较多有效的频宽。此外，当处理器不须要控制总线时，它可以远离其区域性存储器操作，以增加计算机系统的效率。典型的快取系统有两种，分别为“全部写入式高速缓存系统(write-through cache system)”以及“回写式高速缓存系统(write-backcache system)”。在write-through cache系统中，来自处理器的写入数据会被写入到高速缓存中，也会马上被写入到主存储器中。如此可确保高速缓存中的数据，与主存储器中数据的一致性。然而，write-through cache系统的缺点在于为了每一次处理器的写入，都需要占用系统总线。在write-back cache系统中，来自处理器的写入数据只会被写入到高速缓存中，并且在其它装置要求该笔数据时，或是因为新数据要求而要被取代时，才会被写回到主存储器中。当处理器的写入数据只写入到高速缓存中时，存放在主存储器中对应地址上的数据，将被视为旧的、失效的。高速缓存的位置用以记住修改过的数据。在write-back cache系统中，在其它总线主控器在使本文档来自技高网...

【技术保护点】
一种数据撷取系统，包括：一高速缓存，用以储存数据；一处理器，耦接高速缓存；一ＰＣＩ－Ｅｘｐｒｅｓｓ的端点装置；一主存储器，具有至少一直接内存存取缓冲区；以及一北桥芯片，耦接上述ＰＣＩ－Ｅｘｐｒｅｓｓ的 端点装置，用以致使上述处理器将上述高速缓存中的部分数据，回写至上述直接内存存取缓冲区中，且无效化上述高速缓存中的上述部分数据，并指示上述ＰＣＩ－Ｅｘｐｒｅｓｓ的端点装置使用一非监看处理技术，来读取上述直接内存存取缓冲区的数据，使得上述北桥芯片接收到一非监看读取要求时，不须监看上述处理器，直接撷取上述直接内存存取缓冲区中的数据。

【技术特征摘要】

【专利技术属性】
技术研发人员：何宽瑞，陈岷宏，林瑞霖，钟健平，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]