一种计算机系统的总线周期单步中断除错信息自动搜集方法，藉由一单步中断除错装置及一远程主控台的除错信息搜集装置以搜集一待检测计算机于除错周期中被撷取的总线周期除错相关信息，该单步中断除错装置连接于该待检测计算机的总线，且经由信号连接线连接至该远程主控台的除错信息搜集装置，其中该方法包括下列步骤： 由单步中断除错装置取得待检测计算机的总线主控权后，将所要检测的待检测计算机的历经总线周期的除错相关信息分别予以撷取锁存； 以一周期数计数器递增记录所历经的总线周期数； 单步中断除错装置致能一告知撷取除错信息信号ＭＡＳＴＥＲ＿ＯＣ＃，并传送到远程主控台的除错信息搜集装置； 除错信息搜集装置于接收到该ＭＡＳＴＥＲ＿ＯＣ＃信号时，将该单步中断除错装置所锁存的除错相关信息逐一抓取； 在除错信息均已接收完毕后，该除错信息搜集装置产生一开关仿真信号送回单步中断除错装置； 单步中断除错装置依据该开关仿真信号，由一开关次数计数器递增计数一次； 比较该周期数计数器与开关次数计数器的计数值，若不相等，则单步中断除错装置再度致能ＭＡＳＴＥＲ＿ＯＣ＃信号，通知除错信息搜集装置继续由单步中断除错装置继续抓取已被锁存住的剩余总线周期的除错信息； 若该周期数计数器及开关次数计数器的计数值相等时，单步中断除错装置结束信号的撷取，并把总线控制权交回给待检测计算机。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及一种计算机的除错系统，特别是指一种PCI总线周期单步中断除错信息自动搜集装置及方法。
技术介绍
一般计算机系统架构中，包括有中央处理器、磁盘装置、输入装置、输出装置、内存等硬件组件，这些组件是藉由总线来达到连结及数据传送、控制的功能。对于一个计算机相关产品的研发人员而言，除错(debug)往往是无可避免、也是相当具挑战性的一项任务。逻辑电路分析仪是技术人员一般惯用的除错分析工具，但是受限于逻辑电路分析仪本身的内存大小，每次所能抓取到的时序数据，就时间长短而言，实际上相当有限。故如何有效设定逻辑电路分析仪的触发条件，使触发点尽可能接近问题真正症结点所在，便成为能否有效缩短除错时间进程相当重要的一个关键。PCI总线(Peripheral Component Interconnect Bus)是目前计算机装置所普遍采用的一种总线架构。针对PCI总线的除错，在本专利技术先前所提出的专利申请案中已揭示了可针对PCI总线周期(PCI Bus Cycle)进行单步中断除错的技术。藉由此一单步中断除错装置的辅助，技术人员可以利用由单步中断除错装置所显示的地址(Address)、数据(Data)、命令(Command)等总线周期(Bus Cycle)除错相关信息作为逻辑电路分析仪触发设定的参考条件，以逐步逼近问题症结点。然而，以前述方式进行除错，仍有其缺憾，例如该单步中断除错装置需以人工方式逐步撷取、判读、以及记录单步中断除错装置所显示的除错相关信息，不但相当耗时，亦容易产生人为失误。再者，该单步中断除错装置需以人工方式逐次按下单步中断除错装置上的切换开关，容易因按键弹跳现象或因手指肌肉疲劳而导致连续按键，造成关键性总线周期相关信息的错误。有鉴于此，本专利技术特提出一计算机系统的总线周期单步中断除错信息自动搜集技术，冀以自动化方式有效缩短计算机相关产品的除错时间进程。
技术实现思路
本专利技术的主要目的是提供一种计算机系统的除错技术，藉由单步中断除错装置与远程主控台之间的信号控制，可以使待检测计算机的除错作业得以自动化方式予以执行，在整个除错作业过程中，不需人工方式逐步撷取、判读、以及记录，除了可增加除错作业的工作效率，亦可降低人为操作失误、及避免手动操作时按键弹跳现象的电信号错误问题，藉由本专利技术的辅助，可有效缩短计算机相关产品的除错时间进程。本专利技术的另一目的是提供一种计算机系统的总线周期单步中断除错信息自动搜集方法，藉由一单步中断除错装置及一远程主控台的除错信息搜集装置以搜集一待检测计算机于除错周期中被撷取的总线周期除错相关信息，且藉由单步中断除错装置与除错信息搜集装置间的相关控制信号的交替持续产生，便可在无须按键切换的情况下，自动将后续所进行的各个总线周期的信息记录于远程中控台的内存缓冲区。该方法包括下列步骤由单步中断除错装置取得待检测计算机的总线主控权后，将所要检视的待检测计算机的历经总线周期的除错相关信息分别予以撷取锁存；以一周期数计数器递增记录所历经的总线周期数；单步中断除错装置致能一告知撷取除错信息信号MASTER_OC#，并传送到远程主控台的除错信息搜集装置；除错信息搜集装置于接收到该MASTER_OC#信号时，将该单步中断除错装置所锁存的除错相关信息逐一抓取；在除错信息均已接收完毕后，该除错信息搜集装置产生一开关仿真信号送回单步中断除错装置；单步中断除错装置依据该开关仿真信号，由一开关次数计数器递增计数一次；比较该周期数计数器与开关次数计数器的计数值，若不相等，则单步中断除错装置再度致能MASTER_OC#信号，通知除错信息搜集装置继续由单步中断除错装置继续抓取已被锁存住的剩余总线周期的除错信息； 若该周期数计数器及开关次数计数器的计数值相等时，单步中断除错装置结束信号的撷取，并把总线控制权交回给待检测计算机。本专利技术的另一目的是提供一种计算机系统的总线周期单步中断除错信息自动搜集装置，该装置包括有一单步中断除错装置与一远程主控台，在远程主控台中包括有一除错信息搜集装置，其藉由信号连接线连接于该单步中断除错装置。单步中断除错装置可产生一MASTER_OC#信号送至远程主控台的除错信息搜集装置，而除错信息搜集装置可由一控制逻辑产生电路产生一开关仿真信号，并送至单步中断除错装置。为了实现上述本专利技术目的，本专利技术是在单步中断除错装置中包括有一地址及命令锁存控制电路、一数据及字节致能信号锁存控制电路、一显示装置、一计数控制电路、一缓冲器控制逻辑电路、一要求总线主控权信号(REQ#)产生逻辑电路、一主端装置备妥信号(IRDY#)产生逻辑电路、一告知撷取除错信息信号(MASTER_OC#)产生电路。计数控制电路中包括有一周期数计数器，用以记录该待检测计算机于除错周期时的历经总线周期数；一开关次数计数器，用以记录开关次数；一比较器，用以比较该周期数计数器与开关次数计数器的计数值。远程主控台的除错信息搜集装置包括有一控制逻辑产生电路，可产生一开关仿真信号，并送到单步中断除错装置；一中断请求信号产生电路，用以接收该单步中断除错装置所送来的MASTER_OC#信号，并据以产生一中断请求信号至该远程主控台；至少一缓冲器，用以暂存该单步中断除错装置所送来的除错相关信息。当远程主控台的除错信息搜集装置接收到该单步中断除错装置所送来的MASTER_OC#信号后，即将该单步中断除错装置所锁存的除错相关信息逐一抓取，并在除错相关信息均已接收完毕后，由该除错信息搜集装置产生一开关仿真信号送回单步中断除错装置，单步中断除错装置依据该开关仿真信号，由开关次数计数器递增计数一次，当该周期数计数器与开关次数计数器的计数值经比较器比较结果并不相等时，则单步中断除错装置再度致能该MASTER_OC#信号，通知除错信息搜集装置继续由单步中断除错装置继续抓取已被锁存住的剩余总线周期的除错信息；而当该周期数计数器及开关次数计数器的计数值相等时，单步中断除错装置结束信号的撷取，并把总线控制权交回给待检测计算机，如此以完成除错相关信息的自动搜集。本专利技术的其它目的及其设计，将藉由以下的较佳实施例及附图作进一步的说明。附图说明图1是显示一待检测计算机与本专利技术单步中断除错装置及远程主控台之间的系统连接示意图；图2是显示本专利技术单步中断除错装置的电路方块图；图3是显示图2中地址及命令锁存控制电路与地址及命令显示单元、缓冲器控制逻辑电路之间电路连接的进一步逻辑电路图；图4是显示图2中数据及字节致能信号锁存控制电路与数据及字节致能信号显示单元、缓冲器控制逻辑电路之间电路连接的进一步逻辑电路图；图5是显示本专利技术远程主控制台与除错信息搜集装置的系统连接示意图；图6是显示图5中除错信息搜集装置的电路方块图；图7是显示本专利技术单步中断除错装置、待检测计算机、远程主控台间在执行单步中断除错时各相关信号的时序图；图8是显示本专利技术单步中断除错装置中各个锁存器及缓冲器控制信号与MASTER_OC#及SW_EMULATE信号间的时序关系图。其中，附图标记说明如下1 待检测计算机11 中央处理器12 存储器13 PCI桥接器14 PCI装置15 PCI/ISA桥接器16 ISA装置171系统总线172PCI总线173ISA总线2 单步中断除错装置21 地址及命令锁存控制电路 2本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：蔡俊男，
申请(专利权)人：神达电脑股份有限公司，
类型：发明
国别省市：
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