导电互连结构及其制备方法技术

本发明专利技术提供一种导电互连结构及其制备方法，包括如下步骤：提供基底；在基底上覆盖导电层；图形化导电层，形成多个间隔设置的第一导电互连线，相邻的第一导电互连线之间为隔离沟槽；在隔离沟槽的内壁生长低K介质层，低K介质层沿隔离沟槽的内壁延伸并形成凹槽；形成密封层，密封层覆盖第一导电互连线并封闭凹槽，以在第一导电互连线之间形成闭合的空气间隙。本发明专利技术在第一导电互连线之间生长低K介质层，并利用低K介质层形成的凹槽与密封层共同形成空气间隙，在降低第一导电互连线的时间常数RC，提高互连速度的同时，增加导电互连结构的稳定性与可靠性，而且简化了制备工艺。

【技术实现步骤摘要】
导电互连结构及其制备方法
本专利技术涉及半导体制造领域，尤其涉及一种导电互连结构及其制备方法。
技术介绍
随着集成电路制程工艺的不断提高，半导体制程的关键尺寸不断缩小，芯片上导电互连线的截面积和线间距离也随之持续下降，因此导电互连线电阻和寄生电容提高，这导致导电互连线的时间常数RC大幅度提高。导电互连线的时间常数RC在集成电路总延迟中所占的比例越来越大，成为限制互连速度的主要原因。根据导电互连线的时间常数RC的计算方法，在选择低电阻率和电迁移率的金属材料之外，还可以采用低介电常数(lowK)绝缘材料作为层间介质来有效降低时间常数RC，从而提高器件的响应速度等参数。这是由于低介电常数绝缘材料减少了导电层之间的寄生电容，从而可进一步提高半导体器件之间信号的传输速度。但是，上述改进并不能满足需求。
技术实现思路
本专利技术所要解决的技术问题是，提供一种导电互连结构及其制备方法。为了解决上述问题，本专利技术提供了一种导电互连结构的制备方法，其包括如下步骤：提供一基底；在所述基底上覆盖一导电层；图形化所述导电层本文档来自技高网...

【技术保护点】
1.一种导电互连结构的制备方法，其特征在于，包括如下步骤：/n提供一基底；/n在所述基底上覆盖一导电层；/n图形化所述导电层，形成多个间隔设置的第一导电互连线，相邻的第一导电互连线之间为隔离沟槽；/n在所述隔离沟槽的内壁生长一低K介质层，所述低K介质层沿所述隔离沟槽的内壁延伸并形成一凹槽；/n形成一密封层，所述密封层覆盖所述第一导电互连线并封闭所述凹槽，以在所述第一导电互连线之间形成一闭合的空气间隙。/n

【技术特征摘要】
1.一种导电互连结构的制备方法，其特征在于，包括如下步骤：
提供一基底；
在所述基底上覆盖一导电层；
图形化所述导电层，形成多个间隔设置的第一导电互连线，相邻的第一导电互连线之间为隔离沟槽；
在所述隔离沟槽的内壁生长一低K介质层，所述低K介质层沿所述隔离沟槽的内壁延伸并形成一凹槽；
形成一密封层，所述密封层覆盖所述第一导电互连线并封闭所述凹槽，以在所述第一导电互连线之间形成一闭合的空气间隙。


2.根据权利要求1所述的导电互连结构的制备方法，其特征在于，所述基底内间隔设置有第二导电互连线，所述第二导电互连线之间被绝缘层隔离，所述第一导电互连线对应所述第二导电互连线设置，且两者电连接，在图形化所述导电层的步骤之后，所述绝缘层暴露于所述隔离沟槽。


3.根据权利要求2所述的导电互连结构的制备方法，其特征在于，所述第一导电互连线在所述基底上的正投影覆盖所述第二导电互连线在所述基底上的正投影。


4.根据权利要求2所述的导电互连结构的制备方法，其特征在于，所述制备方法还包括如下步骤：
在图形化所述导电层的步骤之后，去除暴露于所述隔离沟槽的绝缘层，在所述基底内形成延伸沟槽；
在所述隔离沟槽的内壁生长一低K介质层的步骤中，在所述隔离沟槽及所述延伸沟槽的内壁生长所述低K介质层，所述低K介质层沿所述隔离沟槽及所述延伸沟槽的内壁延伸并形成所述凹槽。


5.根据权利要求4所述的导电互连结构的制备方法，其特征在于，所述绝缘层的侧面作为所述延伸沟槽的内壁。


6.根据权利要求1所述的导电互连结构的制备方法，其特征在于，图形化所述导电层的步骤进一步包括如下步骤：
在所述导电层上形...

【专利技术属性】
技术研发人员：闫华，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34