芯片上系统技术方案

系统（５０），例如一种芯片上系统（ＳｏＣ），包括系统总线（５６）、可操作地链接到系统总线（５６）的高速功能块（５１）和用于将高速时钟脉冲施加给高速功能块（５１）的高速时钟线（５４）。该系统（５０）进一步包括外围总线（５９）、可操作地链接到该外围总线（５９）的低速功能块（５２）、用于产生等候信号（ＰＷＡＩＴ）的电路（５３）、用于将低速时钟脉冲（ＰＣＬＫ）施加给低速功能块（５２）的低速时钟线（５７）、用于将选择信号（ＰＳＥＬ）从外围总线（５９）馈给低速功能块（５２）的选择线（５８）、用于将时钟启动信号（ＰＣＬＫＥＮ）施加给电路（５３）的启动线（５５）以及用于将等候信号（ＰＷＡＩＴ）馈给高速功能块（５１）的等候线（６１）。电路（５３）从选择线信号（ＰＳＥＬ）和时钟启动信号（ＰＣＬＫＥＮ）产生等候信号（ＰＷＡＩＴ）。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术总的涉及高级外围总线(APB)的功能块与高级高性能系统总线(AHB)或高级系统总线(ASB)的域中的功能块的互连和管理。具体地，本专利技术涉及AMBA-APB结构的一种扩展，它允许APB外围设备被连接到在AHB或ASB域内的功能块。
技术介绍
随着对功能更强和更灵活的计算装置的需要的增长，越来越多的芯片上系统(SoC)得以开发。很多SoC包括由几家公司提供的专用集成电路(ASIC)。高级RISC机器(ARM)微处理器对于SoC方案是非常通用的。现在公正地说，ARM嵌入技术被公认为是用于便携式应用的ASIC设计的工业标准。建立和应用功能强大的、便携的且同时可重复使用的智能权(IP)，能够增强ARM核心，因此对于任何ASIC设计中心都是最重要的。AMBA是开放性标准，是详细说明用于构成SoC的功能块的互连和管理的策略的芯片上总线规范。AMBA定义了用于SoC中多个块连接的信号协议。它有利于具有多种外围设备的嵌入式处理器(例如，ARM微处理器)的开发。AMBA通过定义用于SoC模块的公用总线增强可重复使用的一套设计方法。SoC，特别是基于ARM的SoC，非常适于通信应用，包括线缆调制解调器，xDSL，IP上话音(VoIP)和互连网设备，手持装置(例如，个人数字助理)，GSM和UMTS系统，数字摄像机，手机等等。SoC也可用于汽车工业，例如用于在汽车内处理任务。如附图说明图1所示，一典型的基于AMBA的SoC 10由AHB系统总线16和外围总线19组成。可以采用高级系统总线而不是AHB。在很多SoC实现方式中，高级外围总线(APB)可用作外圈总线。SoC 10进一步包括ARM处理器11-诸如高速ARM7TDMI 32位RI SC中央处理器(CPU)-内存储器(例如，随机存取存储器)12、外存储器接口13和直接存储器存取单元(DMAU)14。所有这些功能块都连接到AHB 16。外围总线19经APB桥接器15连接到AHB 16。在本例中，两个外设(键盘扫描器17和UART 18)被连接到外围总线19。在已知的基于ARM的SoC的实现方式中，功能块可以由共用时钟计时，例如在AHB实现方案中的HCLK时钟和ASB实现方案中的BCLK时钟。为此，如图1所示，时钟线20被连接到相应的功能块。存在这样的情况，即需要以低于连接到AHB或ASB总线的功能块的时钟频率驱动APB外设。提供允许降低SoC功耗的装置是所希望的。对于该问题没有标准化的解决方案。如果某人想以低于AHB-或ASB域的时钟脉冲速度的时钟脉冲速度运行APB域内功能块，并降低功耗，则解决方案必须从零开始开发。由于没有标准化的解决方案，外设是不可互换的。如果高时钟频域内(也就是AHB-或ASB域内)的功能块将数据转换到低时钟频域(也就是在APB域)中的功能块，则出现问题。由于低时钟频域内的功能块不能处理由高时钟频域中的功能块发送的数据量，则很可能出现拥挤。专利技术概述本专利技术的目的在于提供一种用于增强AMBA的方案，通过添加用于以较低时钟脉冲速度驱动APB功能块的可重复使用的一套设计方法。本专利技术的目的在于提供一种用于增强AMBA的方案，通过添加用于降低APB功能块的功耗的可重复使用的一套设计方法。本专利技术的目的在于提供一种系统和方法，它可以以较低时钟脉冲速度驱动并导致降低的功耗。通过本专利技术这些和其它目的得以实现，本专利技术提供一种方法用于…提供一种系统，它包括可操作地链接到系统总线的高速功能块、用于将高速时钟脉冲施加给高速功能块的高速时钟线、外围总线、可操作地链接到外围总线的低速功能块、用于产生等候信号的电路、用于将低速时钟脉冲施加给低速功能块的低速时钟线、用于将选择信号从外围总线馈给低速功能块的选择线、用于将时钟启动信号施加给电路的启动线以及用于将等候信号馈给高速功能块的等候线。电路从选择线信号和时钟启动信号产生等候信号。本方案的优点在于，APB域中的功能块可以在比AHB-或ASB域的时钟脉冲速度低的时钟脉冲速度下运行，并在于功耗被降低。本方案是一个标准化的解决方案，它允许外设可更容易地互换。本专利技术提供AMBA-APB规范修订版2.0的扩展。本专利技术的优点在于，外围子系统可容易地与嵌入的ARM核心组合。定制的ASIC可更容易地实现。参照此后说明的一个或多个实施例，本专利技术的这些和其它方面将得以明了并被阐述。附图简述对于本专利技术更为完整的说明和对于其另外的目的和优点，将结合附图作如下说明，其中图1是典型的基于AMBA的SoC方框图；图2是按照本专利技术的第一实施例，一系统的一部分的示意性方框图；图3是按照本专利技术的第二实施例，一系统的一部分的示意性方框图；图4是本专利技术第二实施例的电路73的示意性方框图。ARM7TDMI和AMBA是高级RISC机器有限公司(Advanced RISCMachines Ltd.)的商标。优选实施例详述结合几个实施例说明本专利技术。单词连接、链接或耦合在此用于说明一种状态，即第一单元被连接到第二单元，在使用时，使得第一单元可将信息发送到第二单元和/或反之亦然。外设是一种例如用作到另一系统、或部件、或外部世界的接口的功能块(软件和/或硬件)。实例为接口(例如，键盘扫描仪或显示驱动器)、存储单元(例如，闪存卡)、通信接口(例如，调制解调器)等等。例如，外设也可以是内部功能块，诸如协处理器。在本说明中，在高速和低速时钟脉冲之间进行区分。高速时钟脉冲是具有高频率的信号。低速时钟脉冲具有的频率小于高速时钟脉冲的频率。优选，高速时钟脉冲的频率在1MHz～500MHz之间，而低速时钟脉冲的频率在几kHz和几MHz之间的范围。结合图2说明第一实施例。该图中示出SoC 50。它包括高速功能块51和系统总线56(高速总线)。高速功能块51经高速时钟线54接收高速时钟脉冲(HCLK)。除系统总线56外，系统50还包括外围总线59(低速总线)。在本实施例中，低速功能块52被连接到总线59，如箭头60所示。功能块52可将信息(例如，数据)发送到外围总线59，并且它可从外围总线59接收信息。按照本专利技术，提供电路53。该电路53和功能块52经外围总线59和选择线58接收选择信号(PSEL)。该选择信号(PSEL)例如由中央地址译码器(图2中未示出)发出。在本实例中，假定该PSEL被发出以便选择低速功能块52。电路53也经高速时钟线54耦合到高速时钟脉冲(HCLK)。此外，时钟启动信号(PCLKEN)经启动线55施加给电路53。该时钟启动信号(PCLKEN)是可由状态机或由例如配置寄存器提供的控制信号产生的动态信号。电路53组合高速时钟脉冲(HCLK)和时钟启动信号(PCLKEN)，以便产生低速时钟脉冲(PCLK)。该低速时钟脉冲(PCLK)经低速时钟线57施加给低速功能块52。电路53也产生等候信号(PWAIT)，如图2所示，它经等候信号线61馈给高速功能块51。电路53组合选择信号(PSEL)和时钟启动信号(PCLKEN)，以便产生等候信号(PWAIT)。电路53用作常规低速功能块52的接口。它允许将这样的低速功能块52连接到高速域(例如，高速功能块51)。可在系统总线56和外围总线59之间经桥接器(图2中未示出)等建立连接。按照本专利技术的另一实施例，附加的信号-在此被称本文档来自技高网...

【技术保护点】
芯片上系统（ＳｏＣ），包括－系统总线（５６），－可操作地链接到系统总线（５６）的高速功能块（５１），－用于将高速时钟脉冲施加给高速功能块（５１）的高速时钟线（５４），－外围总线（５９），－可操作地链接 到外围总线（５９）的低速功能块（５２），－用于产生等候信号（ＰＷＡＩＴ）的电路（５３），－用于将低速时钟脉冲（ＰＣＬＫ）施加给低速功能块（５２）的低速时钟线（５７），－用于将选择信号（ＰＳＥＬ）从外围总线（５９）馈给 低速功能块（５２）的选择线（５８），－用于将时钟启动信号（ＰＣＬＫＥＮ）施加给电路（５３）的启动线（５５），－用于将等候信号（ＰＷＡＩＴ）馈给高速功能块（５１）的等候线（６１），其中电路（５３）从选择线信号（ＰＳＥＬ ）和时钟启动信号（ＰＣＬＫＥＮ）产生等候信号（ＰＷＡＩＴ）。

【技术特征摘要】
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【专利技术属性】
技术研发人员：A梅斯默，S科赫，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]