系统中具有不同操作的相同芯片技术方案

在一些实施例中，芯片包括存储核心、控制电路以及第一端口、第二端口和第三端口。第一端口仅接收信号，第二端口仅提供信号，且控制电路控制第三端口是仅接收信号还是仅提供信号。描述了其它实施例并要求权利。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及根据在系统中所处的位置以不同方式操作的芯片。
技术介绍
已经提出了存储系统中存储芯片的各种不同布置。例如，在传统的同步动态随机存取存储器(DRAM)系统中，存储芯片通过双向数据 总线传递数据，并通过命令和地址总线接收命令及地址。存储芯片具 有连接到总线的短线。在其它存储系统中，存储芯片接收信号，并将它们转发到两个或 更多个存储芯片系列中的下一个存储芯片。在这些系统的一些中，该的始发芯片。这称作环。存储模块包括其上设置了多个存储芯片的衬底。存储芯片可仅设 置在衬底的一侧，或者设置在衬底的两侧。在一些系统中，緩沖器也 设置在衬底上。对于至少一些信号，緩冲器在模块上的存储控制器与 存储芯片之间接口。在这样一种緩沖系统中，存储控制器对于緩冲器 可使用与緩冲器对于存储芯片所使用的不同的信令(例如，频率和电 压值，以及点对点相对多点布置)。附图说明通过以下乡合出的对本专利技术实施例的详细描述和附图，将会更全面 地理解本专利技术，但是不应将本专利技术限制于所述的具体实施例，而是它 们仅用于说明和理解。图1-3各为根据本专利技术一些实施例包括第一和第二存储芯片的系统的框图表示。图4是根据本专利技术一些实施例包括第一和第二存储模块的系统 的框图表示。图5是根据本专利技术一些实施例包括存储模块的系统的框图表示。图6-7各为根据本专利技术 一些实施例包括存储芯片的系统的框图表图8为根据本专利技术一些实施例的存储芯片的布置的框图表示。 图9是根据本专利技术一些实施例在模块上包括緩沖器的系统的框 图表示。图10-11各为根据本专利技术一些实施例包括存储控制器的系统的框 图表示。具体实施例方式参照图1,存储系统包括通过导线16耦合到第一存储芯片20的 存储控制器10。存储芯片20通过导线26和导线28耦合到第二存储 芯片30。存储芯片30通过导线36耦合到存储控制器10，形成环形 布置。 一些实施例没有包括图1所示的一些细节。在图1中，芯片20在系统中处于第一位置，且控制电路24处于 第一位置状态。芯片30在系统中处于第二位置，且控制电路34处于 第二位置状态。当然，控制电路24和34可同时处于与其它情况有关 的其它状态。在图2中，芯片20处于第二位置，且控制电路24处于 第二位置状态。芯片30处于第一位置，且控制电路34处于第一位置 状态。存储芯片20和30以相同方式制造，但是当在系统中处于不同 位置时以不同方式操作，以允许图l或图2的任一种配置，而无需改 变存储系统的整体操作。在图1和图2的实施例中，芯片之间的所示导线仅以一个方向传参照图1，当控制电路24处于第一位置状态时，它使选择电路 50将通过端口 22-1 *接收的信号传递到导线56，而不传递到导线58。 导线58上的X表示信号没有从端口 22-1通过其中。控制电路24 还使发射器64被启用，但没有启用耦合到端口 22-3的接收器(图3 中的68)。来自核心76的读数据被提供到选择电路54,从其中该读 数据通过端口 22-2发射到导线26和端口 32-1。当其处于第二位置状态时，控制电路34使选择电路80将通过端 口 32-1接收的信号传递到导线88,而不传递到导线86。导线86上 的X表示信号没有从端口 32-1通过其中。控制电路34还使接收 器98被启用，但没有启用耦合到端口 32-3的发射器(图3中的94)。 来自核心106的读数据被提供到选择电路84,从其中该读数据通过 端口 32-2发射到导线36和存储控制器IO的端口 12-2。图3与图1相似，但它示出在一些实施例中没有使用的某些附加 细节。图3示出接收器68和发射器94,其中的X标记表明它们 未启用。图3还示出引起对核心76和106执行操作的命令解码器74 和104。图3还标识出命令、地址和写数据从存储控制器10通过端 口 22-1经由接收器62发送到选择电路50。某些命令、如读命令没有 与写数据关联。在一些实施例中，可能存在没有关联地址的某些命 令。同样，在一些实施例中，可能存在没有直接关联命令的写数据或 地址。选择电路50选择命令、地址和写数据通过导线56传递到命令解 码器74，以及通过发射器64和端口 22-3传递到芯片30。相应地， 还将命令、地址和写数据通过端口 32-3和接收器98发射到命令解码 器104。导线78和108将读^:据从核心76和106传送到选择电路54和 84。来自芯片20的读数据通过发射器72从选择电路54传递到端口 22-2、导线26、端口32-1,再到接收器92和选择电路80。选择电路 80通过导线88将读数据传递到选择电路84。在图3的情况中，选择电路84用作来自导线88的读H据与来自导线108的读数据之间的多 路复用器。发射器102将信号从选择电路82发射到端口 32-2和导线 36。对于图3的实施例(但不是对于某些其它实施例)，下表总结了信 号的类型和方向。<table>table see original document page 8</column></row><table>在不同的实施例中，可存在将命令传递到命令解码器74和104 的不同方式。例如，在一些实施例中，所有命令都转到所有芯片，且 命令解码器74和104包括地址比较器或其它电路，以确定哪些命令 打算送往其中。地址比较器或其它电路可就在命令解码器之前。在这 些实施例中，如果命令打算仅送往芯片20，则它也会通过发射器64 发射到芯片30。在其它实施例中，如果命令被送往芯片20，则它可 被剥离，以便它不会还转到芯片30，但是如果它被送往芯片30,则 它会经过芯片20。还可采用其它技术和变化。在不同的实施例中，导线可具有不同数量的线路或通道(宽度)。 (根据某种术语，在差分串行信令中，通道包括两条线路，而对于单 端串行信令，通道包括一条线路。)仅作为实例，导线16和导线28 可能各是六通道宽，而导线26和导线36可能各是八通道宽。在这个 实例中，芯片20和30的第一端口(22-1, 32-1)为八通道宽。在这个 实例中，在图1的情况下，端口 22-1的两个端口没有连接到导线16, 但是端口 32-1的所有端口均连4妾到导线26。在图2的情况下，端口32-1的两个端口没有连接到导线16，但是端口 22-1的所有端口均连 接到导线26。选择电路50和80以及可能的其它电路适当地进行响 应。存在端口及导线线路的数量的其它可能性。可以存在不是如图 1-3所示的由选择电路50和80控制的附加导线和端口 。可以存在不 是所示端口的一部分的附加端口(例如不是芯片20中的端口 22-1、 22-2、 22-3的一部分)。图3说明耦合到控制电路24和34的导线118和120。导线118 和120各可以是单个导线或者多于一个导线。导线118和120传送位 置状态控制信号以对控制电路24和34的位置状态进行控制。在一些 实施例中，没有包括导线118和120,且控制电路24和34的位置状 态通过其它部件、例如通过导线16和28来控制。导线28任一侧上的发射器和接收器64、 68以及94、 98的双向 性质可加入焊盘电容。但是，通过使导线28保持较短，这个附加电 容的影响可减小，使得信令频率本文档来自技高网...

【技术保护点】
一种芯片，包括：　　　　存储核心、控制电路以及第一端口、第二端口和第三端口；　　　　其中第一端口仅接收信号，第二端口仅提供信号，且所述控制电路控制第三端口是仅接收信号还是仅提供信号。

【技术特征摘要】
【国外来华专利技术】US 2005-5-17 11/131,5721.一种芯片，包括存储核心、控制电路以及第一端口、第二端口和第三端口；其中第一端口仅接收信号，第二端口仅提供信号，且所述控制电路控制第三端口是仅接收信号还是仅提供信号。2. 如权利要求1所述的芯片，其中当所述芯片在系统中处于第 一位置时，所述控制电路处于第一位置状态，并且当所述芯片在所述 系统中处于第二位置时，所述控制电路处于第二位置状态。3. 如权利要求1所述的芯片，其中所述控制电蹈-接收位置状态 控制信号，并在所述控制信号处于第一电压范围时将其自身置于第一 位置状态，而在所述控制信号处于第二电压范围时将其自身置于第二 位置状态。4. 如权利要求3所述的芯片，其中在所述控制电路处于第一位 置状态时，可操作的第 一端口的数量与在所述控制电路处于第二位置 状态时不同。5. 如权利要求3所述的芯片，还包括耦合到第三端口的发射器 和接收器，其中如果所述控制电路处于第一位置状态，则它激活所述 发射器而不激活所述接收器，并且如果所述控制电路处于第二位置状 态，则它激活所述接收器而不激活所述发射器。6. 如权利要求5所述的芯片，还包括耦合到所述核心的命令解 码器电路以及分别耦合到第一和第二端口的第一和第二选择电路，其 中如果所述控制电路处于第 一位置状态，则它指示第 一选择电路将从 第一端口接收的信号传递到所述发射器和所述命令解码器，而不传递到第二选择电路，并且如果所述控制电路处于第二位置状态，则它指 示第一选择电路将从第一端口接收的信号传递到第二选择电路，而不 传递到所述发射器和所述命令解码器。7. 如权利要求1所述的芯片，还包括耦合到所述核心的命令解码器，其中如果命令被送往所述芯片，并且是读命令，则所述命令解 码器引起对所述核心执行读操作，且所得到的读数据从所述核心提供 到第二选择电路，第二选择电路又将所述读数据提供到第二端口 。8. 如权利要求l所述的芯片，其中第二端口仅提供读数据。9. 一种系统，包4舌第一和第二芯片，各包括存储核心、控制电路以及第一端口、第二端口和第三端口；以及其中对于第一和第二芯片，第一端口仅接收信号，第二端口仅提 供信号，并且所述控制电路控制第三端口是仅接收信号还是仅提供信 号，且其中第一芯片的第三端口耦合到第二芯片的第三端口。10. 如权利要求9所述的系统，还包括耦合到第一芯片第一端口 的存储控制器，其中第一芯片的所述控制电路指示第一芯片中的发射 器通过第 一芯片的第三端口将信号发射到第二芯片的第三端口和接 收器，并且第一芯片的第二端口耦合到第二芯片的第一端口。11. 如权利要求10...

【专利技术属性】
技术研发人员：R奥斯博恩，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]