集成电路中提取筛选的互连线路的寄生电阻电容的方法与系统技术方案

本发明专利技术揭示了一种提取寄生电阻及电容值以便仿真一集成电路的性能的方法（２００）、系统（１００）及计算机程序产品。可识别一集成电路中的一选定数目的互连线路（２０４）（相关互连线路）。可修整其中包含该集成电路中一列表的晶体管的网表，其方式为在该网表中选择相关互连线路的驱动端上的各沟道连接区域中的那些晶体管、以及相关互连线路的接收端上的那些晶体管（２０５，２０６）。可提取被连接到这些相关互连线路的各布局层的寄生电阻及电容值（２０８）。然后可使这些提取的寄生电阻及电容值与被连接到该修整的网表中的那些布局层的晶体管相关联（２０９）。通过以前文所述的方式提取寄生电阻及电容值，即可进行计算较不繁复的ＲＣ提取，因而可使用较少的内存及处理能力。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及电子设计自动化领域，特别是涉及使用比先前技术更少的内存及处理能力来提取集成电路中所选择的互连线路(interconnection)的寄生电阻及电容的方法与系统。
技术介绍
通常被称为电子设计自动化(Electronic Design Automation；简称EDA)的领域已经进展到可处理苛求的且复杂的半导体集成电路设计工作。EDA意指使用计算机来设计及仿真一般称为″芯片″的集成电路上的电子电路的性能。计算机非常适用于执行与设计程序相关联的工作，这是因为可将计算机编程以将大型且复杂的电路精简或分解为多个较简单的功能单元。在已设计出半导体芯片的电路且在实体上已将该电路布局好之后，即可测试集成电路的作业，以便验证该芯片是否正确地工作。其中一项测试可测定芯片中与例如晶体管的电子装置的互连线路(亦即布线或网路)相关联的寄生效应特性。亦即，其中一项测试可测定布线寄生电阻及电容的特性，而这种方式在本文中被称为″电阻电容(RC)提取″(Resistance Capacitance extraction)。这些布线寄生效应由半导体制程所引起。测定布线寄生效应的特性是相当重要的，这是因为布线寄生效应会影响到芯片中的电子信号自一点传输到另一点的延迟，因而可能会影响到处理速度。信号路径中存在的电阻及/或电容可能使芯片中的信号耗用较长的时间才能自一点传输到另一点。此外，寄生效应可能影响到一般被称为″电子迁移″的一种现象。电子迁移意指使信号线中的金属随着使用时间而沿着电流的路径迁移的问题。最后在诸如数年等的一段时间之后，该电子迁移现象可能造成断路，使信号路径中的信号中断，因而造成芯片故障。可能造成电子迁移现象的高电流密度可能由一较大的电容负载所引起。测定互连线路的寄生电阻及电容的特性的一种方法是假定互连线路中的每个金属层的单位长度的寄生电阻及电容是一固定值。然而，在互连线路单位长度中的实际寄生效应并不是固定的，而是随着金属线宽度、电介质厚度及其它制造及设计特性而变化。因此，该方法可能会产生不精确的结果，尤其对于包含多个复杂的互连线路层的互连线路更可能会产生不精确的结果。一些EDA供货商已开发出用来执行RC提取的更精确的方法。例如，由AVANT！CORPORATION所供应的一般被称为STAR-R软件的一种软件工具利用一个四步骤的提取程序执行RC提取，以便计算电子信号的延迟。在第一步骤中，对设计中的每个互连线路执行一只有电容(C-only)的提取。在第二步骤中，对该设计中的每个互连线路执行一只有电阻(R-only)的提取。在第三步骤中，执行延迟计算，以便将只有电阻的延迟与只有电容的延迟比较。该延迟计算耗用了相当长的CPU时间。以将每个互连线路逐一比较的方式，如果只有电阻的延迟与只有电容的延迟间的差异超过某一误差准则，则识别该互连线路，以便进行详细的寄生RC提取。在第四步骤中，使用一分布式阻抗模型(distributedimpedance model)来解决窄金属间隔及其它深亚微米效应的复杂性，而对所识别的互连线路执行详细提取。虽然这些EDA供货商可能已开发出可更精确地执行RC提取的软件工具，但是这些软件工具需要对每个互连线路执行计算繁复的RC提取，因而需要大量的内存及处理能力。因此，需要开发出一种可精确地仿真集成电路的性能的软件工具，这种软件工具是对一集成电路中的所选择的互连线路执行RC提取，而无须对每个互连线路执行计算繁复的RC提取，因而使用比先前技术较少的内存及处理能力。
技术实现思路
在一些实施例中，至少可部分地解决前文概述的这些问题，这些实施例识别集成电路中的一选择数目的互连线路(相关互连线路)，并修整其中包含集成电路中一表列的晶体管的网表(netlist)，其方式为在该网表中只选择相关互连线路的驱动端的各沟道连接区域中的那些晶体管、以及相关互连线路的接收端的那些晶体管。可提取连接到这些相关互连线路的各布局层(layout layer)的寄生电阻及电容值。然后可使这些提取的寄生电阻及电容值与连接到该修整的网表中的那些布局层的晶体管相关联。通过使用相关互连线路的驱动端的各沟道连接区域中的一修整的网表的晶体管及这些相关互连线路的接收端的晶体管，即可进行计算较不繁复的RC提取，因而可使用比先前技术较少的内存及处理能力。此外，通过使每个被提取的布局层的寄生电容及电阻值与该修整的网表中的每个晶体管相关联，即可对集成电路的性能进行精确的仿真。在本专利技术的一实施例中，一种提取寄生电阻及电容值以便仿真一集成电路的性能的方法可包含下列步骤识别一特定互连线路(相关互连线路)。然后可识别相关互连线路的驱动端的一个或多个沟道连接区域中的一个或多个晶体管、以及相关互连线路的接收端的一个或多个晶体管。亦即，可识别连接到相关互连线路的驱动端的一个或多个沟道连接区域中的一个或多个晶体管、以及连接到相关互连线路的接收端的一个或多个晶体管。然后可自该集成电路的整体布局中提取连接到该相关互连线路的各布局层。亦即，可提取在电气上连接到这些相关互连线路的任何组成部分。可提取各个被提取的布局层的寄生电容及电阻值。可使各个被提取的布局层的这些被提取的寄生电容及电阻值与所识别的相关互连线路的驱动端及接收端的这些所识别的一个或多个晶体管相关联。前文已相当广泛地概述了本专利技术的一个或多个实施例的特征及技术优点，以助于了解下文中对本专利技术的详细说明。下文中将说明构成本专利技术权利要求的主题的本专利技术额外的特征及优点。附图说明结合下列附图参阅下文中的详细说明，将更容易了解本专利技术，这些附图有图1是根据本专利技术配置的计算机系统；图2是一种根据本专利技术而提取寄生电阻及电容值以便执行延迟分析的方法的流程图；以及图3是一种根据本专利技术而提取寄生电阻及电容值以便执行电子迁移分析的方法的流程图。具体实施例方式请注意，纵然下文中将说明提取寄生电阻及电容值以执行一延迟及一电子迁移分析，但是可将下文中概述的本专利技术的原理应用于诸如电源线网电压降分析、时钟网络分析、耦合分析等的其它类型的分析。又请注意，对此项技术具有一般知识者可将本专利技术的原理应用于这些类型的分析。又请注意，执行此类分析的实施例将仍系在本专利技术的范围内。又请注意，为了易于阅读，可将寄生电容或寄生电阻分别简单地称为″电容″或″电阻″。图1-计算机系统的硬件配置图1标出诸如工作站等的计算机系统100的典型硬件配置，代表了用来实施本专利技术的一硬件环境。计算机系统100可有一处理器110，且由系统总线112将该处理器110连接到各种其它的组件。一操作系统140可在处理器110上执行，并控制及协调图1所示的各种组件的功能。根据本专利技术原理的一应用程序150可配合操作系统140而执行，并提供向操作系统140的呼叫，其中这些呼叫执行要由应用程序150执行的各种功能或服务。应用程序150可包括诸如一种以参照图2所述提取寄生电阻及电容值以便分析延迟的程序、以及一种以参照图3所述提取寄生电阻及电容值以便分析电子迁移的程序。只读存储器(ROM)116可被连接到系统总线112，并包含一用来控制计算机系统100的某些基本功能的基本输入/输出系统(BIOS)。也可将随机存取存储器(RAM)114及磁盘适配器118连接到系统总线112。请注意，可将包括操作系统14本文档来自技高网...

【技术保护点】
一种提取寄生电阻及电容值以仿真一集成电路的性能的方法，该方法包含下列步骤：识别一集成电路中的一互连线路（２０４）；识别该被识别的互连线路的一驱动端上的一个或多个沟道连接区域中的一个或多个晶体管（２０５）；识别该被识别 的互连线路的一接收端上的一个或多个晶体管（２０５）；该集成电路的一整体布局提取被连接到该被识别的互连线路的各布局层（２０７）；提取每个这些被提取的布局层的寄生电阻及电容值（２０８）；以及使每个这些被提取的布局层的这些 被提取的电阻及电容值与该被识别的互连线路的该驱动端上的及该接收端上的这些被识别的一个或多个晶体管相关联（２０９）。

【技术特征摘要】
US 2002-8-28 10/229,7161.一种提取寄生电阻及电容值以仿真一集成电路的性能的方法，该方法包含下列步骤识别一集成电路中的一互连线路(204)；识别该被识别的互连线路的一驱动端上的一个或多个沟道连接区域中的一个或多个晶体管(205)；识别该被识别的互连线路的一接收端上的一个或多个晶体管(205)；该集成电路的一整体布局提取被连接到该被识别的互连线路的各布局层(207)；提取每个这些被提取的布局层的寄生电阻及电容值(208)；以及使每个这些被提取的布局层的这些被提取的电阻及电容值与该被识别的互连线路的该驱动端上的及该接收端上的这些被识别的一个或多个晶体管相关联(209)。2.一种在一机器可读介质上实施的计算机程序产品，用于提取寄生电阻及电容值，以便仿真一集成电路的性能，该计算机程序产品包含下列程序步骤识别一集成电路中的一互连线路(204)；识别该被识别的互连线路的一驱动端上的一个或多个沟道连接区域中的一个或多个晶体管(205)；识别该被识别的互连线路的一接收端上的一个或多个晶体管(205)；自该集成电路的一整体布局提取被连接到该被识别的互连线路的各布局层(207)；提取每个这些被提取的布局层的寄生电阻及电容值(208)；以及使每个这些被提取的布局层的这些被提取的电阻及电容值与该被识别的该互连线路的该驱动端上的及该接收端上的这些被识别的一个或多个晶体管相关联(209)。3.一种系统，包含一内存单元(114)，该内存单元可操作用于储存一计算机程序，用以提取寄生电阻及电容值，以便仿真一集成电路的性能；以及一处理器(110)，其连接到该内存单元(114)，其中该处理器响应该计算机程序而包含可操作用于识别该集成电路中的一互连线路(204)的电路；可操作用于识别该被识别的互连线路的一驱动端上的一个或多个沟道连接区域中的一个或多个晶体管(205)的电路；可操作用于识别该被识别的互连线路的一接收端上的一个或多个晶体管(205)的电路；可操作用于自该集成电路的一整体布局提取连接到该被识别的互连线路的各...

【专利技术属性】
技术研发人员：MS夏尔马，DM纽马克，T辛格，JA贝尔，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]