【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(backendofline，BEOL)电学性能以及器件可靠性的影响很大，严重时会影响半导体器件的正常工作。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提高互连结构的形成质量。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有导电结构，所述基底露出所述导电结构的顶面；形成覆盖所述...
【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底内形成有导电结构，所述基底露出所述导电结构的顶面；/n形成覆盖所述基底的介质层；/n在所述介质层中形成露出所述导电结构的互连开口，沿所述介质层的厚度方向上，所述互连开口包括多个相连通的子开口，其中，所述互连开口至少包括一组开口组，所述开口组由相邻的两个所述子开口构成，且在所述开口组中，远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸；/n在所述互连开口中形成电连接所述导电结构的互连结构。/n
【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内形成有导电结构，所述基底露出所述导电结构的顶面；
形成覆盖所述基底的介质层；
在所述介质层中形成露出所述导电结构的互连开口，沿所述介质层的厚度方向上，所述互连开口包括多个相连通的子开口，其中，所述互连开口至少包括一组开口组，所述开口组由相邻的两个所述子开口构成，且在所述开口组中，远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸；
在所述互连开口中形成电连接所述导电结构的互连结构。
2.如权利要求1所述的形成方法，其特征在于，在所述介质层中形成露出所述导电结构的互连开口的步骤中，所述开口组具有台阶状的侧壁；
或者，
所述子开口的侧壁均相齐平，且所述互连开口的横截面形状为梯形。
3.如权利要求1或2所述的形成方法，其特征在于，形成所述介质层的步骤中，沿所述介质层的顶面指向底面的方向上，所述介质层包括多层位于不同厚度区域的子介质层，且所述多层子介质层在同一刻蚀条件下的被刻蚀速率均不同；
形成所述互连开口的步骤中，所述子开口与所述子介质层一一对应。
4.如权利要求3所述的形成方法，其特征在于，所述多层子介质层的材料均不同；
或者，
采用同一沉积工艺形成所述介质层，且在进行所述沉积工艺的过程中，调节所述沉积工艺的工艺参数，适于依次连续形成具有不同耐刻蚀度的所述子介质层，所述工艺参数包括反应气体的流量；
或者，
进行多次膜层形成工艺形成所述介质层，所述膜层形成工艺的步骤包括：形成覆盖所述基底的介质材料层；对所述介质材料层掺杂杂质离子，适于调节所述介质材料层的耐刻蚀度，掺杂所述杂质离子后的所述介质材料层作为子介质层。
5.如权利要求4所述的形成方法，其特征在于，所述杂质离子包括硅离子、氧离子、氮离子、硼离子或磷离子。
6.如权利要求3所述的形成方法，其特征在于，沿所述介质层的顶面指向底面的方向上，所述子介质层在同一刻蚀条件下的被刻蚀速率逐渐增大。
7.如权利要求1、2或3所述的形成方法，其特征在于，对所述介质层进行一次或多次刻蚀工艺，形成所述互连开口，当刻蚀工艺的次数为多次时，每一次刻蚀工艺用于刻蚀部分厚度的所述介质层，形成一个子开口。
8.如权利要求7所述的形成方法，其特征在于，所述刻蚀工艺为干法刻蚀工艺；
或者，
所述刻蚀工艺包括依次进行的干法刻蚀工艺和湿法刻蚀工艺。
9.如权利要求1、2或3所述的形成方法，其特征在于，形成所述互连开口的步骤中，最顶部的所述子开口的横向尺寸小于相邻近的所述子开口的横向尺寸。
10.如权利要求1所述的形成方法，其特征在于，在所述介质层中形成露出所述导电结构的互连开口的步骤中，所...
【专利技术属性】
技术研发人员：洪中山，谭颖，蒋莉，周鸣，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31
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