芯片硬件上利用多重异步时钟的除错支持单元及除错方法技术

本发明专利技术是关于一种连接一除错器与一欲除错系统的除错支持单元，其中上述的除错器是使用一测试时钟，上述的欲除错系统是使用一个或多个运作时钟。此除错支持单元使用该测试时钟与该除错器相连通讯的一测试时钟单元与一个或多个系统时钟单元，每一个系统时钟单元是对应至上述的一个或多个运作时钟，并且与该欲除错系统和该测试时钟单元相连通讯。其中上述的一个或多个系统时钟单元与此欲除错系统通讯时使用相对应的运作时钟，上述的一个或多个系统时钟单元与此测试时钟单元通讯时使用上述的测试时钟。

【技术实现步骤摘要】

本专利技术涉及一种芯片硬件上的支持单元(supportunits)，尤其是一种芯片硬件上利用多重异步时钟的除错支持单元。
技术介绍
数字信号处理(DSP，Digital Signal Processing)技术通常指电子信号的数字呈现的检查与处理过程。利用数字信号处理技术进行处理的电子信号通常是真实世界声音与/或影像的数字呈现。数字信号处理器是已对数字信号处理作最佳化处理的特殊用途微处理器，其通常用于处理实时数字信号，如配合一实时操作系统(RTOS，Real-Time Operating System)进行作业。所谓的实时操作系统是为一种可同时接受多个工作并加以处理的操作系统。该种操作系统通常会对上述所接收的工作排定其优先级，并可允许具有较高优先权的工作插断较低优先权的工作。另外，该种实时操作系统通常对于内存的管理方式是尽可能减少内存单元被某一特定工作锁定的时间以及减少内存单元被锁定的区域大小。当多个工作同时试图存取同一内存区块的机会减少后，即可允许上述多个工作异步化地执行。数字信号处理器一般被运用于嵌入式(embedded)系统。所谓的嵌入式系统通常是指一种整合于一较大装置的特殊用途计算器。嵌入式系统大多是采用一种被客制化于某一特殊用途的小型(small footprint)实时操作系统。数字信号的处理经常是利用包含一数字信号处理器与一实时操作系统的一嵌入式系统进行实作。一般而言，数字信号处理器是相当复杂的装置，其中可能包含一个以上的微处理器、内存总线与其它电子组件。除了数字信号处理器以外，嵌入式系统可包含如次系统处理器/加速器、固件与/或其它微处理器与集成电路等额外组件。当设计如嵌入式系统、数字信号处理器与/或其它额外组件之类的电子组件时，至少于其发展的早期阶段中，此类电子组件通常会因为其在设计时所产生的一或多个错误(bugs)而出现一种未在预期中的功能。而针对此种电子组件所进行的错误辨识与移除过程称的为除错(debugging)。除错过程可能冗长而困难。除错的困难有部份来自于现代电子组件的极端复杂性。通常仅能透过一个或更多个如当机或失效之类的常见问题观测到有一错误存在，然而很难判定是此电子组件设计的哪一部份导致上述错误发生。除错电子组件的困难亦来自于非常不容易观测到欲除错电子组件内部所发生导致当机或其它失效的情况。于大多数情况下，人们仅能透过尝试错误的方式观测错误与获得解决，而非透过推导演绎的方式。为进行除错，一除错器可能要与欲除错的电子组件连接。此除错器可为执行一个或多个除错应用程序的一计算机系统，其可与欲除错的电子组件进行更精细的互动以便测知与修正错误。然而，最常发生的情况是除错器与待除错的电子组件分别根据独立不同的时钟执行。上述作法可能导致一个问题，即根据独立不同时钟执行的数字装置可能缺乏交换信息的一有效率装置。于除错器与待除错电子组件之间经常进行交换的信息需要使用昂贵的同步硬件，例如采用多余的内存缓冲区以将资料由一时钟的使用领域复制至另一时钟的使用领域。此外，多数于除错器与待除错电子组件之间交换信息的系统要求待除错电子组件的时钟必须为除错器的测试时钟的某一精确倍数；例如许多系统要求受测的运作时钟(functional clock)必须至少为测试时钟的两倍。上述的解决方法可能昂贵且受到重重限制。据此，亟需新系统与方法提供于芯片上的硬件除错支持单元以减少由于运作时钟与测试时钟比例关系所衍生的硬件实作需求与价格。
技术实现思路
本专利技术的目的在于，提供一种芯片硬件上利用多重异步时钟的除错支持单元，其可提供于芯片上的硬件除错支持单元以减少由于运作时钟与测试时钟比例关系所衍生的硬件实作需求与价格。本专利技术是关于一种除错支持单元以连接一除错器与一欲除错系统，该除错器是使用一测试时钟，该欲除错系统是使用一个或多个运作时钟，其特征在于，该除错支持单元包含一测试时钟单元，该测试时钟单元是使用该测试时钟与该除错器相连通讯；以及一个或多个系统时钟单元，每一个该系统时钟单元是对应至该一个或多个运作时钟，并且与该欲除错系统和该测试时钟单元相连通讯，其中上述的一个或多个系统时钟单元与该欲除错系统通讯时使用相对应的该运作时钟，该一个或多个系统时钟单元与该测试时钟单元通讯时使用该测试时钟。其中上述的每一个该系统时钟单元还与该除错器相连通讯，该一个或多个系统时钟单元与该欲除错系统通讯时使用相对应的该运作时钟，该一个或多个系统时钟单元与该除错器通讯时使用该测试时钟。其中还包含一个或多个时钟切换单元，每一个该时钟切换单元是对应至该一个或多个运作时钟，每一个该时钟切换单元是与该测试时钟单元与其所对应的该系统时钟单元相连通讯，当每一个该系统时钟单元与该测试时钟单元通讯时，每一个该系统时钟单元所对应的该时钟切换单元送出一时钟信号至所对应的该系统时钟单元，当每一个该系统时钟单元与该欲除错系统通讯时，该时钟信号是为该系统时钟单元所对应的运作时钟。其中上述的欲除错系统为一数字信号处理器。其中上述的欲除错系统、测试时钟单元与系统时钟单元是位于一整合式装置或一微芯片中。本专利技术一电子组件的除错方法，其特征在于，该电子组件的除错方法包含提供一个或多个系统时钟单元以对应至一个或多个运作时钟，当该一个或多个系统时钟单元与一除错器通讯时，该一个或多个运作时钟为该除错器所使用的一时钟，当该一个或多个系统时钟单元与该电子组件通讯时，该一个或多个运作时钟为该电子组件具有的一个或多个硬件时钟的其中一个相对应的硬件时钟。其中上述的该除错器是为与执行一除错应用程序的一计算机系统进行通讯的一除错支持单元。其中上述的除错器是为执行一除错应用程序的一计算机系统。其中当每一个该系统时钟单元与该除错器相连通讯时，一时钟切换单元将该一个或多个运作时钟设定为该除错器所使用的时钟，当每一个该系统时钟单元与该电子组件相连通讯时，该时钟切换单元将该一个或多个运作时钟设定为该电子组件具有的该一个或多个硬件时钟的其中一个相对应的硬件时钟。其中上述的除错器是为与执行一除错应用程序的一计算机系统进行通讯的一除错支持单元。其中上述的除错器是为执行一除错应用程序的一计算机系统。其中上述的时钟切换单元是根据该除错器或该除错支持单元送至该时钟切换单元的一指令以设定该一个或多个运作时钟。附图说明为进一步说明本专利技术的具体
技术实现思路
，以下结合实施例及附图详细说明如后，其中图1是为根据本专利技术一实施例的一欲除错电子组件与一除错支持单元的一方块示意图；图2是为根据本专利技术实施例中测试存取协议的一实作范例的一方块示意图； 图3是为根据本专利技术一实施例的一除错支持单元的一方块示意图；图4是为根据本专利技术一实施例描述除错器如何存取除错支持单元缓存器的一流程示意图；图5是为根据本专利技术一实施例描述除错器如何将资料写入欲除错系统的一流程示意图；图6是为根据本专利技术一实施例描述除错器如何自欲除错系统读出资料的一流程示意图；图7是为根据本专利技术一实施例描述除错器如何读取追踪缓冲区的一流程示意图；图8是为根据本专利技术一实施例的一概念性时钟切换电路的一方块示意图；图9是为根据本专利技术另一实施例的一时钟切换电路的一方块示意图；图10是为根据本专利技术一实施例的一测试时钟活动侦测电路的一方块示意图；图11是为根据本专利技术一实施例的一时钟控制电路的本文档来自技高网...

【技术保护点】
一种除错支持单元以连接一除错器与一欲除错系统，该除错器是使用一测试时钟，该欲除错系统是使用一个或多个运作时钟，其特征在于，该除错支持单元包含：一测试时钟单元，该测试时钟单元是使用该测试时钟与该除错器相连通讯；以及一个或多个系 统时钟单元，每一个该系统时钟单元是对应至该一个或多个运作时钟，并且与该欲除错系统和该测试时钟单元相连通讯，其中上述的一个或多个系统时钟单元与该欲除错系统通讯时使用相对应的该运作时钟，该一个或多个系统时钟单元与该测试时钟单元通讯时使用 该测试时钟。

【技术特征摘要】
US 2005-1-14 11/036,4451.一种除错支持单元以连接一除错器与一欲除错系统，该除错器是使用一测试时钟，该欲除错系统是使用一个或多个运作时钟，其特征在于，该除错支持单元包含一测试时钟单元，该测试时钟单元是使用该测试时钟与该除错器相连通讯；以及一个或多个系统时钟单元，每一个该系统时钟单元是对应至该一个或多个运作时钟，并且与该欲除错系统和该测试时钟单元相连通讯，其中上述的一个或多个系统时钟单元与该欲除错系统通讯时使用相对应的该运作时钟，该一个或多个系统时钟单元与该测试时钟单元通讯时使用该测试时钟。2.根据权利要求1所述的除错支持单元，其特征在于，其中上述的每一个该系统时钟单元还与该除错器相连通讯，该一个或多个系统时钟单元与该欲除错系统通讯时使用相对应的该运作时钟，该一个或多个系统时钟单元与该除错器通讯时使用该测试时钟。3.根据权利要求1所述的除错支持单元，其特征在于，其中还包含一个或多个时钟切换单元，每一个该时钟切换单元是对应至该一个或多个运作时钟，每一个该时钟切换单元是与该测试时钟单元与其所对应的该系统时钟单元相连通讯，当每一个该系统时钟单元与该测试时钟单元通讯时，每一个该系统时钟单元所对应的该时钟切换单元送出一时钟信号至所对应的该系统时钟单元，当每一个该系统时钟单元与该欲除错系统通讯时，该时钟信号是为该系统时钟单元所对应的运作时钟。4.根据权利要求1所述的除错支持单元，其特征在于，其中上述的欲除错系统为一数字信号处理器。5.根据权利要求1所述的除错支持单元，其特征在于，其中上述的欲除错系统、...

【专利技术属性】
技术研发人员：依佛托塞克，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]